[发明专利]SRAM的存储单元结构

说明书

本发明公开了一种SRAM的存储单元结构，包括成对的上拉管、下拉管、选择管和辅助管，选择管和辅助管都形成在第一有源区中，上拉管都形成在第二有源区中，下拉管形成在第三有源区中，辅助管栅极由上拉管栅极从第二有源区中延伸到第一有源区中形成；辅助管的源区连接辅助电极，能在读取过程中实现和对应的下拉管的并联从而提高下拉电流，以及能在写入过程中和对应的选择管并联从而提高写入电流；同一有源区中的各晶体管的沟道区的宽度都相同的结构使有源区的宽度保持一致，能防止有源区宽度渐变。本发明能消除有源区的宽度变化对晶体管的沟道长度和宽度的影响，从而能提高器件之间的匹配度并从而提高良率，能同时增大读写窗口并提高读写速度。

技术领域

本发明涉及半导体集成电路，特别是涉及一种SRAM的存储单元结构。

背景技术

如图1所示，是现有SRAM的存储单元结构的版图；图2是图1所示的现有SRAM 的存储单元结构的电路图，现有SRAM的存储单元结构由第一NMOS管101、第二NMOS 管102、第一PMOS管103、第二PMOS管104、第三NMOS管105和第四NMOS管106 这6个晶体管连接而成，所述第一PMOS管103和所述第二PMOS管104作为两个上拉管(Pull Up，PU)，所述第三NMOS管105和所述第四NMOS管106作为两个下拉管(Pull Down，PD)。图1中，所述第一NMOS管101也用PG1表示，所述第二NMOS管102也用PG2表示，所述第一PMOS管103也用PU1表示，所述第二PMOS管104也用PU2表示，所述第三NMOS管105也用PD1表示，所述第四NMOS管106也用PD2表示。

图1中，所述第一NMOS管101和所述第三NMOS管105同时形成在有源区201d 中，所述第二NMOS管102和所述第四NMOS管106同时形成在有源区201a中，所述第一PMOS管103形成在有源区201c中。所述第二PMOS管104形成在有源区201b中。

现有结构中，所述第一NMOS管101为NMOS管，所第二NMOS管102为NMOS管。

所述存储单元结构的6个晶体管的连接方式为：

所述第一NMOS管101的栅极和所述第二NMOS管102的栅极都连接到同一跟字线WL；所述第一NMOS管101的源区连接第一位线BL，所述第二NMOS管102的源区连接第二位线BLB，所述第二位线BLB和所述第一位线BL组成一对互为反相的位线结构；

所述第一PMOS管103的源区和所述第二PMOS管104的源区都连接到电源电压 Vdd。

所述第一PMOS管103的漏区、所述第三NMOS管105的漏区、所述第一NMOS管 101的漏区、所述第二PMOS管104的栅极、所述第四NMOS管106的栅极都连接到第一节点NQ。

所述第二PMOS管104的漏区、所述第四NMOS管106的漏区、所述第二NMOS管 102的漏区、所述第一PMOS管103的栅极、所述第三NMOS管105的栅极都连接到第二节点Q。第一节点NQ和第二节点Q储存的信息为互为反相且互锁。

所述第三NMOS管105的源区和所述第四NMOS管106的源区都接地Vss。

6个晶体管的栅极结构都采用多晶硅栅202。

另外，图1中，所述第三NMOS管105和所述第一PMOS管103的多晶硅栅202连接成一体结构；所述第四NMOS管106和所述第二PMOS管104的多晶硅栅202连接成一体结构。

第一层金属204通过对应的接触孔203和底部的对应的结构如多晶硅栅202、源区或漏区连接。