[发明专利]一种基于FPGA的面向映射的片上网络验证方法及系统

说明书

本发明公开了一种基于FPGA的面向映射的片上网络验证方法及系统，该系统引入面向映射针对应用任务的处理平台(处理平台中包括三个面向映射的软核)能够模拟生成应用任务的数据特性；并且进一步设计了模拟片上网络仿真平台—MAENoC，通过向模拟片上网络各节点写入映射应用数据，在线监控映射算法在片上网络运行结果，能够实现对面向应用映射的片上网络的快速仿真评估；所述模拟片上网络仿真平台—MAENoC，以分区的形式连接，区内的节点以总线的连接形式。利用基于路由表配置的方法，能够模拟生成NoC的不同拓扑；各节点支持多流水机制以及虚通道动态重构，并且加入了虚拟化的技术，以能够支持数量巨大的节点的NoC验证。

技术领域

本发明涉及片上网络验证技术领域，尤其涉及一种基于FPGA的面向映射的片上网络验证方法及系统。

背景技术

随着人工智能的发展，以GPU、通用SoC为代表的机器学习/深度学习处理器，遇到了处理时间过长，计算资源有限等问题。未来5G通信中指标中，多应用场景、高并发性、低功耗、“零”时延等要求处理器设计带来了更高的挑战。另一方面，根据最新7nm制造工艺，指甲片大小的芯片上可以集成70亿个晶体管。在深亚微米，基于传统总线设计的典型多核片上处理器(Multicore Processor System on Chip)有着带宽吞吐率受限、可扩展性差、全局同步难、功耗高等问题瓶颈。借鉴计算机网络的技术思想，提出的用路由和包交换技术替代传统总线，这种通信架构称为片上网络(NoC)，能有效解决上述问题，为人工智能处理器设计，5G通信芯片设计带来了新的架构方案。

如何将实际应用任务的IP核对应于片上网络的处理核节点，映射决定了应用最终执行的时间以及片上网络的功耗，在片上网络的研究中扮演着重要的角色。现有的映射验证平台面对未来的应用需求存在着如下问题：1、现有的NoC仿真器大部分是基于高级编程语言编写的软件仿真平台，在面向大规模NoC仿真时存在速度慢的缺点。另外由于仿真器的本质是利用一定的函数表现硬件的物理特性，存在仿真的数据与真实情况不符，验证的准确度低的问题。软件仿真器的最大优点是配置灵活、容易编写、便于调试且实现成本比较低。基于通用SoC取指令型的软件仿真器在面对大型NoC拓扑时仿真速度慢，Sanchez和Kozyrakis指出利用Gem5仿真验证1000核的片上系统1s需要花费1年的时间。Booksim软件仿真器要实现源数据发送特性，只需要几条简单C代码，但是对应到硬件要求数据包发送模块的时钟频率远远高于系统时钟，这点不符合真实的硬件情况。2、已提出的硬件验证平台，主要是针对NoC拓扑架构的设计与验证，缺少面向应用映射的NoC验证平台。另一方面大部分的仿真平台的路由节点在设计上，没有考虑到真实路由器设计的流水机制，这一点和实际实现的NoC有区别。例如AdapNoC通过PC主机相连的FPGA接口，向软核处理器资源发送配置参数以配置通信资源，这些通信资源包括网络结构配置数据和通信数据。DART通过生成不同的区域，区域内的节点通过总线相连，不同的区域以全连接的形式存在，通过主机发往FPGA的网络通信协议数据，进行配置节点路由表，达到模拟多种拓扑的目的。上诉的验证平台仅局限于片上网络架构的仿真，缺少针对应用的数据特性的关键仿真，限于网络通信方面的仿真，因而无法结合多核处理的内容，还原多核系统的工作环境；常见的硬件仿真器路由器设计为One stage单级形式，而不是现在通用的多级流水形式，不支持多核领域的任务映射分配，缺少有关映射的功耗、网络拥塞情况仿真数据。

发明内容

本发明的目的之一至少在于，针对如何克服上述现有技术存在的问题，提供一种基于FPGA的面向映射的片上网络验证方法及系统，能够实现对面向应用映射的片上网络的快速仿真评估。

为了实现上述目的，本发明采用的技术方案包括以下各方面。

一种面向映射的片上网络验证方法，所述包括：

S101：获取用户输入的应用，以及用户设定的片上网络拓扑结构，选取映射算法，并利用所述映射算法将所述应用的节点映射到所述用户设定的片上网络对应的节点上，得到映射结果并输出所述映射结果；