[发明专利]延迟锁相环电路和操作延迟锁相环电路的方法

说明书

公开延迟锁相环电路和操作延迟锁相环电路的方法。一种延迟锁相环电路包括：占空比检测器，被配置为检测时钟信号的占空比，并基于检测的占空比确定是否执行粗略占空比校正；和延迟锁相环核。延迟锁相环核被配置为：根据占空比检测器的确定，选择性地对所述时钟信号执行粗略占空比校正，在与粗略占空比校正被执行的第二时间段不同的第一时间段期间对所述时钟信号执行粗略锁相，并对所述时钟信号执行精细占空比校正和精细锁相。

本申请要求于2017年12月8日提交到韩国知识产权局的第10-2017-0168018号韩国专利申请的优先权权益，所述韩国专利申请的全部内容通过引用包含于此。

技术领域

本发明构思的示例实施例涉及半导体装置，更具体地讲，涉及包括在半导体装置中的延迟锁相环电路和操作所述延迟锁相环电路的方法。

背景技术

通常，时钟信号被广泛用作用于同步半导体装置的操作时序的信号。当从外部装置施加的时钟信号被用于半导体装置内部时，可产生由内部电路引起的时延或时钟偏差。延迟锁相环(DLL)电路可通过补偿这种时延以执行同步内部时钟信号和外部时钟信号的功能。具体地讲，DLL电路在需要用于时钟信号的同步操作的同步存储器装置(诸如，同步动态随机存取存储器(SDRAM))中被广泛使用。然而，随着半导体装置的操作速度增加，时钟信号失真以致时钟信号的占空比无法被维持在约50％的现象经常发生，这导致使用时钟信号的上升沿和下降沿二者的双倍数据速率(DDR)SDRAM的异常操作。因此，用于DDR SDRAM的DLL电路不仅应执行同步时钟信号的锁相，还应执行占空比校正(DCC)。然而，在DCC和锁相一起被执行的情况下，DCC可影响锁相，这会导致操作错误。

发明内容

一些示例实施例提供一种在有限的时间内精确地执行占空比校正和锁相的延迟锁相环电路。

一些示例实施例提供一种操作在有限的时间内精确地执行占空比校正和锁相的延迟锁相环电路的方法。

根据一些示例实施例，一种延迟锁相环电路包括：占空比检测器，被配置为检测时钟信号的占空比，并基于检测的占空比确定是否执行粗略占空比校正；延迟锁相环核。延迟锁相环核被配置为：根据占空比检测器的确定，选择性地对所述时钟信号执行粗略占空比校正，在与粗略占空比被执行的第二时间段不同的第一时间段期间，对所述时钟信号执行粗略锁相，并对所述时钟信号执行精细占空比校正和精细锁相。

第一时间段和第二时间段可互不重叠。

所述延迟锁相环核可被配置为：在完成粗略锁相之后执行精细占空比校正和精细锁相。

所述延迟锁相环核可被配置为：在同一时间段内执行精细占空比校正和精细锁相。

所述延迟锁相环核可被配置为：在不同的时间段内执行精细占空比校正和精细锁相。

所述占空比检测器可被配置为：当检测的占空比处于参考占空比范围之内时，确定将不执行粗略占空比校正；当检测的占空比处于参考占空比范围之外时，确定将要执行粗略占空比校正。

所述占空比检测器可包括：分相器，被配置为：基于所述时钟信号，生成具有与所述时钟信号相同的相位的第一泵输入信号和具有与所述时钟信号相反的相位的第二泵输入信号；占空比校正泵电路，被配置为：生成具有与第一泵输入信号的占空比相应的电压电平的第一泵电压和具有与第二泵输入信号的占空比相应的电压电平的第二泵电压；数字码生成器，被配置为：生成与第一泵电压和第二泵电压之间的电压电平差相应的数字码；粗略占空比校正确定器，被配置为：基于数字码确定是否执行粗略占空比校正。

所述占空比校正泵电路可包括：第一电容器，被配置为输出第一泵电压；第二电容器，被配置为输出第二泵电压；充电泵，被配置为：在第一泵输入信号的高电平时间段期间对第一电容器充电，在第二泵输入信号的高电平时间段期间对第二电容器充电。