[发明专利]半导体器件及其制造方法

说明书

本文中提供了一种半导体器件，该半导体器件包括：顺序地层叠在衬底之上的N个层叠组(其中，N是大于或等于2的自然数)，每个层叠组包括交替层叠的层间绝缘膜和导电图案；以及N个凹部，每个凹部具有形成在层叠组的层间绝缘膜和导电图案中的阶梯式侧壁，该N个凹部中的每个具有沿第一方向排列的阶梯式侧壁。

本专利申请是申请日为2016年1月28日、申请号为201610059926.7、发明名称为“半导体器件及其制造方法”的分案申请。

相关申请的交叉引用

本申请要求2015年7月31日向韩国知识产权局提交的申请号为10-2015-0108611的韩国专利申请的优先权，其整个公开内容通过引用整体合并于此。

技术领域

本公开的各种实施例总体涉及一种半导体器件及其制造方法，更具体地，涉及一种包括多层结构的半导体器件及其制造方法。

背景技术

半导体器件的示例包括能够储存数据的存储器件。存储器件可以具有在其中存储单元串联耦接的串结构。

为了高度集成具有串结构的存储器件，已经提出了三维(3D)存储器件。3D存储器件的存储单元三维地布置在衬底上。例如，3D存储器件可以具有多层结构，该多层结构包括形成在不同高度处且耦接至存储单元的导电图案。为了将电信号独立地传输至形成在不同高度处的导电图案，必须将接触插塞分别耦接至导电图案。为此，开发了各种技术。

发明内容

本公开的各种实施例针对一种半导体器件及其制造方法，该半导体器件包括多层结构，该多层结构具有可以耦接接触插塞的区域。

本公开的一种实施例提供一种半导体器件，包括：N个层叠组，顺序地层叠在衬底之上，其中N是大于或等于2的自然数，每个层叠组包括交替层叠的层间绝缘膜和导电图案；以及N个凹部，每个凹部具有形成在层叠组的层间绝缘膜和导电图案中的阶梯式侧壁，N个凹部中的每个具有沿第一方向排列的阶梯式侧壁。

本公开的一个实施例提供一种制造半导体器件的方法，包括：在衬底上顺序地层叠N个层叠组，所述N个层叠组包括交替层叠的第一材料膜和第二材料膜，其中，N是2或更大的自然数；刻蚀层叠组之中的最上的第N层叠组以在第N层叠组中形成N个第一类型阶梯式结构，所述N个第一类型阶梯式结构沿第一方向排列；在层叠组上形成孔型掩膜图案，所述孔型掩膜图案包括用于暴露第一类型阶梯式结构的开口；以及使用孔型掩膜图案作为刻蚀阻挡物来执行刻蚀过程以形成包括多个阶梯的第二类型阶梯式结构，所述多个阶梯具有沿第一方向的高度差以及沿垂直于第一方向的第二方向的高度差。

附图说明

通过参照附图详细描述本公开的实施例，对于本领域技术人员来说，本公开的以上和其他的特征和优点将变得更加明显，在附图中：

图1图示根据本发明的一个实施例的半导体器件的接触区和存储阵列区；

图2A和图2B是图示根据本发明的实施例的半导体器件的存储串结构的透视图；

图3是图示根据本发明的一个实施例的通过晶体管的平面图；

图4A和图4B是图示根据本发明的一个实施例的具有阶梯式侧壁的凹部的平面图和透视图；

图5是沿图4A中的“X-X’”线截取得到的剖视图；

图6A和图6B是图示根据本发明的实施例的凹部的各种结构的剖视图；

图7是图示根据本发明的一个实施例的凹部的剖视图；

图8A至图12B图示根据本发明的一个实施例的形成半导体器件的存储块的过程；

图13A至图13D图示根据本发明的一个实施例的形成半导体器件的存储块的过程；