[发明专利]FPGA的布线方法及系统

说明书

本申请涉及集成电路领域，公开了一种FPGA的布线方法及系统。在进行时序驱动布线过程后，增加了时序改进布线过程。该时序改进布线过程是根据对关键时序路径以及布线资源使用情况的具体分析，对关键时序路径上线网的连线延时进行优化，使集成电路的速度更快、性能越好。

技术领域

本申请涉及集成电路领域，特别涉及一种FPGA的布线方法及系统。

背景技术

FPGA集成电路的自动布线器，在逻辑单元的物理位置确定之后，开始对逻辑单元的连接关系进行信号线的实际物理连接。通常在FPGA布线器中，电路的布线资源结构被描述成一个有向无环的布线资源图：图中每一个节点n表示一个逻辑单元的引脚或者是一根连接线；图中的边表示所有可能发生的连接关系。对一个线网进行布线的过程，就是在布线资源图中找到一条连接线网的逻辑单元引脚所对应节点的路径，为了不占用过多的资源，路径通常是越短越好，同时也不能用光其他线网所必须的布线资源。

要解决不同的线网对布线资源的竞争，避免拥堵，布线器对资源图G中的每一个节点n赋予一个和连接线拥堵相关的成本cong_cost(n)，并在算法中寻找成本最低的路径对线网布线。除了连通率外，布线器要考虑的另外一个重要的目标是电路要满足时序约束。时序驱动的布线器针对在关键时序路径上的线网布线时要选取短的路径和速度快的布线资源，以减少信号在线网上的延时。对于用缓冲器实现开关盒的FPGA电路来说，一条路径上的信号延时可以简单的计算成信号在路径所包含的所有连接线上的延时之和。因此针对此FPGA结构的时序驱动的布线器中，对每一个节点n还可以赋予一个和延时相关的成本delay_cost(n)。在对不同的线网布线时，根据线网的时序关键度，时序驱动的布线器会对节点的拥堵成本cong_cost(n)和延时成本delay_cost(n)采用不同的偏重，然后寻找成本最小的布线路径。

以著名的学术FPGA设计工具VPR【1】中的时序驱动布线器为例，对于从线网的源端到漏端i的连接布线时，布线资源图中节点n的成本cost(n)是：

cost(n)＝crit(i)*delay_cost(n)+(1-crit(i))*cong_cost(n)

式中，crit(i)是从线网的源端到漏端i的时序关键度，其计算方法如下：

crit(i)＝1-slack(i)/D

其中，D是电路关键时序路径的最大延时，slack(i)是线网的源端到漏端i间满足最大延时D限制的延时裕量。如上，时序关键度crit(i)是一个介于0和1之间的数字：当线网漏端i在电路的关键时序路径上或者延时裕量接近于0时，crit(i)接近1，布线器采用偏重延时delay_cost(n)的成本来寻找综合成本最小的布线路径；当线网漏端i不在受约束的时序路径上或者延时裕量相对很大时，crit(i)接近0，布线器采用偏重拥堵度cong_cost(n)的成本来寻找综合成本最小的布线路径。

上述典型的FPGA集成电路的时序驱动布线器采用简单的非直接的方式，在对电路布线的过程中，在减少拥堵和控制线网延时之间加以平衡。与布通率驱动的布线器相比，这种方法使电路布线后的速度更快，但电路时序仍然有很大的改进空间。在实践当中，也会出现偏重过多线网的延时成本而使电路整体布通困难，或者某些之前不在关键时序路径上的线网在布线时为了减少拥堵选取了过长的路径而导致违反时序约束的“乒乓”现象。

发明内容

本申请的目的在于提供一种FPGA的布线方法及系统，在时序驱动布线过程后，根据对关键时序路径以及布线资源使用情况的具体分析，对关键时序路径上线网的延时问题进行优化，使集成电路满足时序约束，工作速度更快、性能越好。

为了解决上述问题，本申请公开了一种FPGA的布线方法，包括：

对集成电路进行时序驱动布线；

至少一次执行以下各步骤，直至判断第二时序结果与第一时序结果相比不再提高：