[发明专利]一种静电保护电路及半导体结构

说明书

本发明属于集成电路的保护领域，具体公开了一种静电保护电路及半导体结构。该静电保护电路设置在需要进行静电保护的第一端口和第二端口之间，包括至少一个插指回路和电连接于至少一个插指回路的控制电路；每一个插指回路包括静电保护晶体管，其漏极与第一端口电连接，其源极与第二端口电连接；控制电路包括第一晶体管和第二晶体管，第一晶体管的漏极和第二晶体管的栅极与第一端口电连接，第二晶体管的漏极和第一晶体管的栅极与第二端口电连接，第一晶体管的源极与第二晶体管的源极短接，且电连接于静电保护晶体管的栅极和体区。本发明能够解决正电压或负电压输入时存在漏电流的问题，以及反向静电保护能力薄弱问题。

技术领域

本发明属于集成电路的保护领域，具体涉及一种静电保护电路，以及一种半导体结构。

背景技术

静电放电(electrostatic discharge，简称ESD)现象是一种在半导体制程中非常常见的现象，其所带来的过量电荷会在极短的时间内经由集成电路的I/O接脚(pin)传入集成电路中，从而破坏集成电路的内部电路(internal circuit)，并造成巨大的损失。

为集成电路提供静电保护是提升集成电路产品可靠性的一种有效手段。如图1所示的防护电路是一种常用的静电保护设计方案，该方案的发明专利申请号为02153974.X。该方案利用第二晶体管140在接合垫I/O Pad和接地端VSS之间进行静电保护，并利用第一晶体管110在接合垫I/O Pad和电源VDD之间进行静电保护。在该方案中，第二晶体管140中会存在第二寄生二极管144，第一晶体管110中存在第一寄生二极管114。

在上述方案的集成电路正常工作的情况下，假设电源VDD为2.5V，接地VSS为0V。当I/O Pad电压为负电压(例如：-2.5V)时，第二晶体管140中的第二寄生二极管144会正向导通，从而在VSS与I/O Pad间产生较大的漏电流；如果当I/O Pad电压为正电压(例如：+5V)时，第一晶体管110中的第一寄生二极管114会正向导通，从而在I/O Pad与VDD间产生大的漏电流。上述漏电流会严重影响集成电路中反向电压的输入，限制上述静电保护电路的适用范围。

因此，本领域亟需一种新技术，以解决现有技术中正电压或负电压输入时存在漏电流的问题，以及现有技术反向静电保护能力薄弱的问题。

发明内容

以下给出一个或多个方面的简要概述以提供对这些方面的基本理解。此概述不是所有构想到的方面的详尽综览，并且既非旨在指认出所有方面的关键性或决定性要素亦非试图界定任何或所有方面的范围。其唯一的目的是要以简化形式给出一个或多个方面的一些概念以为稍后给出的更加详细的描述之序。

为了解决现有技术中正电压或负电压输入时存在漏电流的问题，以及现有技术反向静电保护能力薄弱问题，本发明提供了一种能够兼容正、负电压输入，以及有效的进行双向静电保护的静电保护电路，以及一种相应的半导体结构。

本发明提供的上述静电保护电路，可以设置在需要进行静电保护的第一端口和第二端口之间，可以包括至少一个插指回路和电连接于上述至少一个插指回路的控制电路；其中，

每一个上述插指回路可以包括静电保护晶体管，上述静电保护晶体管的漏极与上述第一端口电连接，上述静电保护晶体管的源极与上述第二端口电连接；

上述控制电路包括第一晶体管和第二晶体管，上述第一晶体管的漏极和上述第二晶体管的栅极与上述第一端口电连接，上述第二晶体管的漏极和上述第一晶体管的栅极与上述第二端口电连接，上述第一晶体管的源极与上述第二晶体管的源极短接，且电连接于上述静电保护晶体管的栅极和上述静电保护晶体管的体区。

优选地，在本发明提供的上述静电保护电路中，每一个上述插指回路还可以包括连接在上述静电保护晶体管的漏极与上述第一端口之间的第一限流电阻和连接在上述静电保护晶体管的源极与上述第二端口之间的第二限流电阻。