[发明专利]封装结构及其制造方法

说明书

本发明提供一种封装结构及其制造方法，封装结构包括重布线路结构、晶粒、多个导电结构、第一绝缘密封体、芯片堆叠体以及第二绝缘密封体。晶粒配置在重布线路结构上且电性连接至重布线路结构。导电结构位于重布线路结构上且电性连接至重布线路结构。这些导电结构环绕晶粒。第一绝缘密封体包覆晶粒及导电结构。第一绝缘密封体包括暴露出多个导电结构的顶表面的多个开口。芯片堆叠体配置在第一绝缘密封体与晶粒上。芯片堆叠体电性连接至多个导电结构。第二绝缘密封体包覆芯片堆叠体。

技术领域

本发明提供一种封装结构及其制造方法，尤其涉及一种具有电性连接至芯片堆叠体的短导电结构的封装结构及其制造方法。

背景技术

近年来半导体封装技术的发展，着重在提供体积更小、重量更轻、整合度(integration level)更高与制造成本更低的产品。对于多功能的半导体封装，堆叠芯片的技术已被用于提供具有更大储存或处理数据的容量的封装。对于改善所需的多功能的电子元件的需求快速增加，为本领域研究人员的一大挑战。

发明内容

本发明提供一种封装结构及其制造方法，可有效降低封装结构的高度且具有较低的制造成本。

本发明的封装结构包括重布线路结构、晶粒、多个导电结构、第一绝缘密封体、芯片堆叠体以及第二绝缘密封体。晶粒配置在重布线路结构上且电性连接至重布线路结构。导电结构位于重布线路结构上且电性连接至重布线路结构。这些导电结构环绕晶粒。第一绝缘密封体包覆晶粒及导电结构。第一绝缘密封体包括暴露出多个导电结构的顶表面的多个开口。芯片堆叠体配置在第一绝缘密封体与晶粒上。芯片堆叠体电性连接至多个导电结构。第二绝缘密封体包覆芯片堆叠体。

在本发明的一实施例中，封装结构更包括多个导电端子。导电端子位于相对于晶粒及多个导电结构的重布线路结构上。

在本发明的一实施例中，封装结构更包括底胶。底胶位于重布线路结构与晶粒之间。

在本发明的封装结构的制造方法包括以下步骤。提供载板。形成重布线路结构在载板上。配置多个导电结构及多个晶粒在重布线路结构上。这些导电结构环绕这些晶粒。形成第一绝缘密封体以包覆多个晶粒及多个导电结构。形成多个开口在第一绝缘密封体中，以暴露出多个导电结构的顶表面。从重布线路结构移除载板。配置芯片堆叠体在相对于重布线路结构的多个晶粒及第一绝缘密封体上。芯片堆叠体电性连接至多个导电结构。通过第二绝缘密封体包覆芯片堆叠体。

在本发明的一实施例中，制造封装结构的方法更包括以下步骤。形成多个导电端子在相对于多个晶粒及多个导电结构的重布线路结构上。

在本发明的一实施例中，制造封装结构的方法更包括以下步骤。形成嵌入第二绝缘密封体中的多条导线，其中芯片堆叠体藉由多条导线电性连接至多个导电结构，且多条导线延伸至第一绝缘密封体的多个开口内。

在本发明的一实施例中，制造封装结构的方法更包括以下步骤。进行切单制造。

在本发明的一实施例中，制造封装结构的方法更包括以下步骤。形成底胶在重布线路结构及多个晶粒之间。

在本发明的一实施例中，其中多个晶粒藉由覆晶接合连接至重布线路结构。

在本发明的一实施例中，其中第一绝缘密封体的多个开口是藉由雷射钻孔制造形成。

本发明的一实施例中，其中藉由第二绝缘密封体包覆晶片堆叠的步骤包括：将第二绝缘密封体填入第一绝缘密封体的多个开口内。

基于上述，导电结构可作为封装结构内的垂直连接特征。由于导电结构的厚度小，可以有效地减少封装结构的尺寸。此外，通过短的导电结构的匹配，可以省略传统封装结构中的额外的载板或较厚铜柱，进而降低制造成本。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。