[发明专利]除弹跳电路

说明书

本发明公开一种除弹跳电路具有取样电路以及逻辑闸。取样电路用以在第一频率信号的两个相邻的上升边缘以及两个相邻的下降边缘，对输入信号进行四次取样，以决定第一输出信号、第二输出信号、第三输出信号及第四输出信号的电位。其中上述的两个相邻的上升边缘中至少有一上升边缘介于上述的两个相邻的下降边缘之间，且上述的两个相邻的下降边缘中至少有一下降边缘介于上述的两个相邻的上升边缘之间。逻辑闸则用以对第一输出信号、第二输出信号、第三输出信号及第四输出信号进行及运算(AND operation)或是进行或运算(OR operation)，以输出一除弹跳信号。

技术领域

本发明涉及一种除弹跳电路(debounce circuit)，且特别是有关于一种使用D型正反器(D flip-flop)的除弹跳电路。

背景技术

在系统控制的过程中，信号在组件之间相互传递，通常以上一级的输出信号作为下一级的输入信号。然而信号在传输时，组件所输出的信号并非理想的完美波形，如键盘或按键所输入的信号。根据物理特性，当特性或准位被瞬间改变时，无法立即转态，会产生扰动，导致信号在进入稳定输出状态之前，以数字信号的观点来看会收到许多在数字逻辑值0与1交互跳动的弹跳现象，而此一现象将会导致系统视输入端的信号为连续输入，因而导致状态误判，产生错误的讯息。

特别是系统上某些装置，在逻辑判断的设定上，只要侦测到转态的现象就使系统进入电压或讯息错误的处理，甚至可能因为一个不稳定的信号，而造成系统关机或当机。因此，许多装置的输出信号在输入下一级组件之前，会利用除弹跳电路加以除弹跳，将输入信号透过除弹跳的延迟缓冲，转变为输出信号，待状态稳定后才将信号输入至下一级组件。

先前技术中的除弹跳电路通常会对输入信号进行取样，而取样的频率须高于输入信号的频率十倍以上。当输入信号转态(例如：从数字逻辑值0转为数字逻辑值1或从数字逻辑值1转为数字逻辑值0)时，只要输入信号其被取样到的逻辑值有一定数量连续的1或0(例如：连续取样到四个1或四个0)，除弹跳电路即可认定输入信号已达稳定状态，而输出除弹跳后的信号。

然而，由于先前技术中的除弹跳电路所需的取样频率须高于输入信号的频率十倍以上，这对某些电子设备来说，并无法提供频率足够高的信号来对输入信号进行取样。另一方面，由于传统的除弹跳电路须连续取样一定数量连续的1或0才会认定输入信号已达稳定状态，装置的设置时间(Setup time)会因这些过多的取样而被缩短，而当设置时间被缩得太短时，信号传递时的接收端即可能会接收到错误的信号。

发明内容

本发明提供一种除弹跳(debounce)电路，其包含取样电路以及逻辑闸。取样电路用以在第一频率信号的两个相邻的上升边缘(rising edge)以及两个相邻的下降边缘(falling edge)，对输入信号进行四次取样，以决定第一输出信号的电位、第二输出信号的电位、第三输出信号的电位及第四输出信号的电位。其中上述的两个相邻的上升边缘中至少有一上升边缘介于上述的两个相邻的下降边缘之间，且上述的两个相邻的下降边缘中至少有一下降边缘介于上述的两个相邻的上升边缘之间。逻辑闸则用以对第一输出信号、第二输出信号、第三输出信号及第四输出信号进行及运算(AND operation)或是进行或运算(OR operation)，以输出一除弹跳信号。

附图说明

图1为本发明一实施例的除弹跳电路的电路图。

图2为图1的除弹跳电路的各种信号的时序图。

图3绘示了包含图1中的输入信号Sw及除弹跳信号Db1在内的四种信号的波形。

图4为本发明另一实施例的除弹跳电路的电路图。

图5为图4的除弹跳电路的各种信号的时序图。

符号说明：

30、330、530 噪声

50 取样电路