[发明专利]延时锁相环电路、同步时钟信号方法及半导体存储器

权利要求书

1.一种延时锁相环电路，其特征在于，包括：

延时链，用于对输入时钟信号进行延迟，并根据所述延时链的长度输出所述时钟信号的延时信号；

寄存器，包括反映存储器高频工作的时钟频率的设置编码；

译码器，连接所述寄存器，用于读取所述寄存器中的设置编码，以得到所述时钟信号的预估时钟周期，其中，所述预估时钟周期包括高速时钟频率下的时钟周期；

控制单元，连接于所述译码器和所述延时链之间，用于根据所述预估时钟周期设置所述延时链的初始长度，以调整所述延时信号对所述时钟信号的延时时间；

复制延时单元，连接于所述延时链的输出端，所述复制延时单元用于模拟一段路径的固定延时产生复制延时信号，所述路径的固定延时是从延时锁相环的输出时钟端到固定触发器的时钟端；

鉴相器，所述鉴相器的两个输入端分别连接于所述复制延时单元的输出端和所述时钟信号，所述鉴相器用于比较所述时钟信号和所述复制延时信号的相位，并输出比较结果信号；

所述控制单元连接于所述鉴相器的输出端，用于根据所述比较结果信号，沿所述初始长度继续调整接入所述延时链的长度。

2.如权利要求1所述的延时锁相环电路，其特征在于，所述寄存器包括MR2模式寄存器。

3.如权利要求1所述的延时锁相环电路，其特征在于，所述延时链包括多个串联的延时单元，其中，所述第一个延时单元的输入端连接于所述时钟信号，所述控制单元控制第N个所述延时单元的输出端作为所述延时链的初始输出端，并以第一个所述延时单元的输入端至所述初始输出端之间的长度为初始长度。

4.如权利要求3所述的延时锁相环电路，其特征在于，当第N个所述延时单元的输出端作为所述初始输出端时，所述延时时间匹配所述预估时钟周期的一半。

5.如权利要求3所述的延时锁相环电路，其特征在于，所述比较结果信号包括增加信号、减少信号和对齐信号；

所述控制单元用于：当接收所述增加信号时，控制所述延时链沿所述初始输出端增加接入所述延时链的所述延时单元的数量；当接收所述减少信号时，控制所述延时链沿所述初始输出端减少接入所述延时链的所述延时单元的数量；当接收所述对齐信号时，保持接入所述延时链的所述延时单元的数量。

6.如权利要求1至5任一项所述的延时锁相环电路，其特征在于，所述高速时钟频率包括1333Mb/s至3200Mb/s之间的频率。

7.一种延时锁相环电路同步时钟信号的方法，其特征在于，包括：

将时钟信号输入延时链，并根据所述延时链的长度输出所述时钟信号的延时信号；

读取寄存器中反映高速时钟频率范围的设置编码，以得到所述时钟信号的预估时钟周期，其中，所述预估时钟周期包括高速时钟频率下的预估时钟周期；以及

根据所述预估时钟周期设置所述延时链的初始长度，以调整所述延时信号对所述时钟信号的延时时间；

根据延时锁相环的输出时钟端到固定触发器的时钟端的延迟信息产生复制延时信号；

比较所述时钟信号和所述复制延时信号的相位，并输出比较结果信号；

根据所述比较结果信号，沿所述初始长度继续调整接入所述延时链的长度。

8.如权利要求7所述的方法，其特征在于，所述延时链包括多个串联的延时单元；

所述根据所述预估时钟周期设置所述延时链的初始长度的步骤包括：

选取第一个所述延时单元的输入端接收所述时钟信号；

根据所述预估时钟周期，选取第N个所述延时单元的输出端作为所述延时链的初始输出端，以第一个所述延时单元的输入端至所述初始输出端之间的长度为初始长度；

其中，当第N个所述延时单元的输出端作为所述初始输出端时，所述延时时间匹配所述预估时钟周期的一半。