[发明专利]一种静电泄放电路及装置

说明书

本发明公开了一种静电泄放电路及装置，其中的静电泄放电路包括PAD、PN二极管D1、PN二极管D2、NPN三极管Q1和NPN三极管Q2；所述PN二极管D1的正极、PN二极管D2的负极、PAD以及NPN三极管Q1和NPN三极管Q2的集电极连接于一起，所述PN二极管D1的负极和NPN三极管Q2的发射极均连接到电源端VCC，所述PN二极管D2的正极和NPN三极管Q1的负极共同连接到参考地GND。相比于传统技术，本发明可以实现芯片到电源端之间的负电荷泄放，从而保护芯片不受损坏，并且可适用于多种不同的情况，大大提升了芯片的安全系数。

技术领域

本发明涉及半导体芯片领域，尤其是一种静电泄放电路及装置。

背景技术

静电在各式电路板上都是存在的，其瞬间电压很高，一旦不能将其向外泄放出，则很大可能会烧毁电路元器件；目前，在传统的静电泄放电路中，当芯片到电源端之间发生负电荷放电时，通常没有直接放电的通路，使得芯片容易被打坏。

发明内容

为了解决上述问题，本发明实施例的目的是提供一种静电泄放电路及装置，可以实现芯片到电源端之间的负电荷泄放，从而保护芯片不受损坏。

为了弥补现有技术的不足，本发明实施例采用的技术方案是：

一种静电泄放电路，包括PAD、PN二极管D1、PN二极管D2、NPN三极管Q1和NPN三极管Q2；所述PN二极管D1的正极、PN二极管D2的负极、PAD以及NPN三极管Q1和NPN三极管Q2的集电极连接于一起，所述PN二极管D1的负极和NPN三极管Q2的发射极均连接到电源端VCC，所述PN二极管D2的正极和NPN三极管Q1的负极共同连接到参考地GND。

进一步，所述NPN三极管Q1和NPN三极管Q2的基极连接于一起。

一种静电泄放装置，包括PCB板，所述PCB板包括PAD、P型注入区域、N型MOS管漏区、NWELL阱区域、PWELL阱区域和N型MOS管源区；所述P型注入区域与NWELL阱区域之间寄生形成PN二极管D1，所述N型MOS管漏区与PWELL阱区域之间寄生形成PN二极管D2，所述N型MOS管漏区、PWELL阱区域和N型MOS管源区之间寄生形成NPN三极管Q1，所述N型MOS管漏区、NWELL阱区域和PWELL阱区域之间寄生形成NPN三极管Q2，所述PN二极管D1、PN二极管D2、NPN三极管Q1和NPN三极管Q2与PAD之间形成静电泄放通路。

进一步，所述PCB板还包括N型注入环区域，所述N型注入环区域与NWELL阱区域相连接。

进一步，所述PCB板还包括P型注入环区域，所述PWELL阱区域和/或N型注入环区域与P型注入环区域相连接。

本发明实施例中提供的一个或多个技术方案，至少具有如下有益效果：当从PAD到参考地GND发生正静电时，由于PN二极管D2的正负极方向与该静电方向相反，因此位于两者之间的PN二极管D2不导通，但NPN三极管Q1正向导通，由此通过其发射极进行有效放电；与之相反，当从PAD到参考地GND发生正负电时，由于静电方向相反，因此只导通PN二极管D2并通过其进行放电；同理，当从PAD到电源端VCC发生正静电时，由于PN二极管D2的正负极方向与该静电方向相同，因此位于两者之间的PN二极管D2导通，NPN三极管Q2不正向导通，由此通过PN二极管D2进行有效放电；与之相反，当从PAD到参考地GND发生正负电时，由于静电方向相反，因此不导通PN二极管D2，而是正向导通NPN三极管Q2并通过其进行放电。并且，还提供了相应装置，利用其内部各区域之间的寄生电路器件就可实现放电，无需额外设置电路元件，不仅降低成本，而且更加方便制作。可见，本发明可以实现芯片到电源端之间的负电荷泄放，从而保护芯片不受损坏，并且可适用于多种不同的情况，大大提升了芯片的安全系数。

附图说明

下面结合附图给出本发明较佳实施例，以详细说明本发明的实施方案。