[发明专利]延迟锁定回路以及时钟产生方法

说明书

本发明提供一种延迟锁定回路以及时钟产生方法，该延迟锁定回路包括延迟线、前置处理电路、相位检测器以及控制电路。延迟线根据延迟控制信号而产生迟滞时间，并将参考时钟延迟迟滞时间而产生输出时钟。前置处理电路根据参考时钟产生第一信号，并根据输出时钟产生第二信号。相位检测器根据第一信号以及第二信号，产生相位检测信号。控制电路根据相位检测信号，产生延迟控制信号。

技术领域

本发明涉及一种延迟锁定回路及其时钟产生方法。

背景技术

数字电路中，信号经过逻辑单元时会产生延迟，使得芯片内部的操作时钟与外部的参考时钟不同步，而具有一时间差，这可能导致不同装置的间的时序不一致。因此，一般会以延迟锁定回路(Delay-Locked Loop)或锁相回路(Phase-Locked Loop)进行时钟间相位误差的调整，使得芯片内部的操作时钟与参考时钟同步。此外，由于延迟锁定回路较锁相回路容易设计及稳定，而广泛的使用于时钟间相位误差的调整。

对于传统的延迟锁定回路而言，当操作时钟与参考时钟的相位差的绝对值不大于半个时钟周期的情况下，延迟锁定回路可以将操作时钟与参考时钟进行同步，一旦相位差的绝对值超过半个时钟周期，延迟锁定回路则无法正常工作。因此，我们需要具有更大工作范围的延迟锁定回路。

发明内容

有鉴于此，本发明提出一种延迟锁定回路，包括：一延迟线、一前置处理电路、一相位检测器以及一控制电路。上述延迟线根据一延迟控制信号而产生一迟滞时间，并将一参考时钟延迟上述迟滞时间而产生一输出时钟。上述前置处理电路根据上述参考时钟产生一第一信号，并根据上述输出时钟产生一第二信号。上述相位检测器根据上述第一信号以及上述第二信号，产生一相位检测信号。上述控制电路根据上述相位检测信号，产生上述延迟控制信号。

本发明更提出一种时钟产生方法，用以将一输出时钟的相位与一参考时钟的相位同步，包括：利用一延迟线，产生一迟滞时间；将上述参考时钟延迟上述迟滞时间，产生上述输出时钟；根据上述参考时钟产生一第一信号；根据上述输出时钟产生一第二信号；根据上述第一信号以及上述第二信号产生一相位检测信号；以及根据上述相位检测信号调整上述迟滞时间。

根据本发明的延迟锁定回路以及时钟产生方法，可以在操作时钟与参考时钟的相位差的绝对值不大于两个时钟周期的情况下，延迟锁定回路将操作时钟与参考时钟进行同步，并且有效调整延迟线的延迟效率。

附图说明

图1为本发明的一实施例所述的延迟锁定回路100的方块图；

图2为本发明的一实施例所述的相位检测器的方块图；

图3为本发明的一实施例所述的前置处理电路的方块图；

图4为本发明的一实施例所述的前置处理电路的时序图；

图5为本发明的一实施例所述的相位频率检测器的方块图；

图6为本发明的另一实施例所述的前置处理电路的方块图；

图7为本发明的另一实施例所述的前置处理电路的时序图；

图8为本发明的一实施例所述的D触发器的电路图；

图9为本发明的一实施例所述的延迟线的一延迟单元的方块图；

图10为本发明的另一实施例所述的延迟线的一延迟单元的方块图；以及

图11为本发明的一实施例所述的时钟产生方法的流程图。

具体实施方式

以下说明为本发明的实施例。其目的是要举例说明本发明一般性的原则，不应视为本发明的限制，本发明的范围当以权利要求书所界定者为准。