[发明专利]半导体器件结构及其制作方法

说明书

本发明提供一种半导体器件结构及其制作方法，半导体器件结构包括：衬底；位线，悬空于衬底之上；底部电极，包围位线；电阻层，包围底部电极；顶部电极，包围电阻层；字线电极，位于顶部电极外围，且于顶部电极接触连接。本发明制备的半导体器件结构可以在单位面积下实现器件的多层堆叠，可以有效提高器件的集成度，大大提高器件单位面积下的存储容量；本发明制备的半导体器件结构不需要选通管，具有较好的整流特性，且阻态分布差异性小，阻态分布更加均匀。

技术领域

本发明属于集成电路设计制造，特别是涉及一种半导体器件结构及其制作方法。

背景技术

随着技术的发展，现有的存储器在耐久性、编程/擦除(P/E)电压、速度、可靠性、可变性及非易失性数据密度等方面存在重大挑战。RRAM(阻变式存储器，Resistive RandomAccess Memory)由于具有较好的可扩展性、速度、耐用性、可靠性及数据保持能力而被广泛应用。然而，现有的RRAM存在阻态分布均匀性差及存储容量较小等问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体器件结构及其制作方法，用于解决现有技术中的RRAM存在阻态分布均匀性差及存储容量较小的问题。

为实现上述目的及其他相关目的，本发明提供一种半导体器件结构，所述半导体器件结构包括：衬底；位线，悬空于所述衬底之上；底部电极，包围所述位线；电阻层，包围所述底部电极；顶部电极，包围所述电阻层；及字线电极，位于所述顶部电极外围，且于所述顶部电极接触连接。

可选地，所述位线为纳米片。

可选地，所述位线的材料包括绝缘体上硅，所述位线的厚度为10纳米～100纳米。

可选地，所述底部电极的材料包括氮化钛、氮化钽、钨及铂中的至少一种，所述底部电极的厚度为3纳米～30纳米。

可选地，所述电阻层的材料包括氧化铪、氧化钽及氧化钨中的至少一种，所述电阻层的厚度为30纳米～100纳米。

可选地，所述顶部电极的材料包括氮化钛、氮化钽、钨及铂中的至少一种，所述顶部电极的厚度为3纳米～30纳米。

可选地，所述位线的截面形状呈圆角矩形。

可选地，位于所述字线电极与所述位线之间的所述底部电极、所述电阻层及所述顶部电极共同构成阻变元件，所述阻变元件与位于其内侧的所述位线及位于其外侧的所述字线电极共同构成阻变式存储单元；所述半导体器件结构包括若干个间隔排布所述位线及若干个间隔排布的字线电极，所述字线电极沿所述位线排布的方向延伸，以将所述位线外围的所述阻变元件依次串接。

可选地，所述半导体器件结构包括至少两个自所述衬底向上堆叠的所述阻变式存储单元，且相邻两所述阻变式存储单元之间具有间隙。

可选地，所述半导体器件结构还包括介质层，所述介质层位于自所述衬底向上堆叠的所述阻变式存储单元之间。

可选地，所述半导体器件结构还包括隔离层，所述隔离层位于衬底的表面，且位于所述阻变式存储单元与所述衬底之间。

本发明还提供一种半导体器件结构的制作方法，所述半导体器件结构的制作方法包括步骤：

提供一衬底；

于所述衬底上形成由下至上依次交替叠置的牺牲层及位线材料层；

刻蚀所述位线材料层及所述牺牲层以形成鳍形结构，所述鳍形结构包括由下至上依次交替叠置的牺牲单元及位线单元；

选择性去除所述鳍形结构中的牺牲单元，以获得悬空的位线；

形成包围所述位线的底部电极；

形成包围所述底部电极的电阻层；