[发明专利]一种半导体器件及其制造方法

说明书

本发明提供一种半导体器件及其制造方法，在衬底中形成了贯通衬底的绝缘环，绝缘环内的衬底作为电容结构的第一极板，在第一极板中形成了贯通的通孔，贯通的通孔的侧壁上形成有介质层且填充有导电层，进而通过引出结构将第一极板引出，以及通过第二引出结构电连接所有的导电层一并引出，形成了由所有导电层并联电容结构的第二极板，通孔中的介质层为两电容结构的极板间的绝缘层，通过引出结构即可以实现对该电容结构的连接及使用。该电容结构具有更大的容量，同时，可以通过引出结构并联通孔中的导电层实现任意所需容量的电容，具有更好的扩展性，从而，可以在更小的芯片面积上形成更大容量的电容结构，有效提高芯片的集成度。

技术领域

本发明涉及半导体器件及其制造领域，特别涉及一种半导体器件及其制造方法。

背景技术

随着半导体技术的不断发展，集成电路的集成度也不断地提高。在集成电路的芯片设计中，通常会同时集成有有源器件和无源器件，无源器件例如电阻、电容等也会占据芯片的面积，尤其是在3D NAND存储器的芯片设计中，外围电路由HVMOS(高压金属氧化物半导体，High Voltage Metal Oxide Semiconductor)器件和LVMOS(低压金属氧化物半导体，Low Voltage Metal Oxide Semiconductor)器件组成，外围电路用于对存储单元的操作，3D NAND存储单元的操作是高电压，因此外围电路中需要大量的电容器件提升电压，传统的电容结构需要通常都需要占用较大的硅片或金属走线面积，不利于提高芯片的集成度。

发明内容

有鉴于此，本发明的目的在于提供一种半导体器件及其制造方法，在衬底中集成电容结构，提高电容容量，从而提高芯片的集成度。

为实现上述目的，本发明有如下技术方案：

一种半导体器件，包括：

第一半导体衬底；

贯通所述第一半导体衬底的绝缘环，所述绝缘环内的第一半导体衬底为第一极板；

贯通所述第一极板的通孔，所述通孔的内壁上的介质层以及填充所述通孔的导电层；

电连接所述第一极板的第一引出结构；

电连接所有导电层的第二引出结构，电连接的所有导电层为第二极板。

可选地，所述通孔为多个且呈阵列排布。

可选地，所述第二引出结构包括：各所述导电层上的第一接触，以及将所有所述第一接触连接的第一互联结构。

可选地，所述绝缘环为方形或圆形。

可选地，所述第一半导体衬底包括第一区域和第二区域，所述第一半导体衬底具有第一表面和与其相对的第二表面，所述第一区域的第一表面上形成有存储器件，所述绝缘环形成于所述第二区域。

可选地，所述存储器件包括所述第一表面上的栅极层与绝缘层交替层叠的堆叠层、穿过所述堆叠层的存储单元串以及存储单元串之上的介质层中的存储单元互联结构，所述存储单元串包括穿过所述堆叠层的沟道孔以及所述沟道孔侧壁上依次形成的遂穿层、电荷存储层、阻挡层以及沟道层。

可选地，所述第一引出结构包括所述第二区域的第一表面上覆盖层中的第一接触以及所述介质层中第一接触上的第一互联结构，所述覆盖层与所述堆叠层具有基本相同的高度，所述第一互联结构与所述存储单元互联结构具有相同的结构。

可选地，还包括第二半导体衬底，所述第二半导体衬底上形成有MOS器件以及MOS器件的互联结构；

所述第一半导体衬底的第一表面朝向所述第二半导体衬底的MOS器件的互联结构，且所述第一半导体衬底与所述第二半导体衬底固定；

所述存储单元互联结构和所述第一引出结构分别与所述MOS器件的互联结构电连接。