[发明专利]基于FPGA的速率可调的高速格雷互补码发生系统

说明书

本发明涉及到一种基于FPGA的码长可变、速率可调的高速格雷互补码发生系统，包括：上位机、FPGA控制器、第一存储器、第二存储器、差分信号发送模块，上位机控制FPGA控制器产生并显示高速格雷互补码，FPGA控制器将产生的一对高速格雷互补码分别写入第一存储器和第二存储器中，随后从第一存储器和第二存储器中读取数据，并利用差分信号发送模块将其输出。利用该系统可以产生码长为2ⁿ（n为自然数），速率为615Mbps~3.125Gbps的码长可变、速率可调的高速格雷互补码。

技术领域

本发明涉及一种基于FPGA的码长可变，速率可调的高速格雷互补码发生控制系统。产生码长2ⁿ（n为自然数），速率615Mbps ~ 3.125Gbps的格雷互补码信号。

背景技术

伪随机编码信号由于具有类似图钉形状的自相关特性、抗噪声性能强、截获率低等优点，在雷达探测领域极具应用前景。伪随机码编码种类繁多，应用较多的有barker码、m序列编码、gold序列编码、以及格雷互补码。Barker码虽然具有良好的自相关特性，但是码长太短，无法获得更大的脉冲压缩比，难以直接应用。m序列编码、gold序列、以及格雷互补码都有着良好的自相关特性，然而后者相比于前两者拥有更高的峰值旁瓣比，非常适合用于复杂环境下弱反射目标的探测。

现有产生格雷互补码的控制系统主要有以下两种方案：1. 单级编译器逐级级联形成多级编译器产生格雷互补码。如：可以采用两个二选一的数据选择器通过二分频器级联构成。利用这种方法产生的格雷互补码，当电路结构固定后，只能产生特定码长格雷互补码，若要产生较长码长的格雷互补码时，电路结构复杂，且由于需要时钟依次级联，存在时钟偏移，稳定性较差；2. 将已设定好的格雷互补码存储在存储器中，通过时钟信号读取存储器中信息，并采用移位寄存器将信号输出。该方法虽然电路结构简单，但是，若要实现任意码长的格雷互补码，需要重新修改计数器位数、存储器容量等参数，修改不够灵活，且利用该方法产生的格雷互补码速率较低。

发明内容

本发明的目的是提供一种基于FPGA的码长可变、速率可调的高速格雷互补码发生控制系统，解决现有格雷互补码速率较低，码长调节灵活性差的问题。

为实现上述目的，本发明采用以下技术方案：

一种基于FPGA的码长可变、速率可调的高速格雷互补码发生系统，包括上位机、FPGA控制器、第一存储器、第二存储器、差分信号发送模块。PC计算机控制FPGA控制器产生高速格雷互补码，且同时实时显示产生的高速格雷互补码； FPGA控制器将产生的一对高速格雷互补码分别写入第一存储器和第二存储器中，随后从第一存储器和第二存储器中读取数据，并利用差分信号发送模块将其输出。

所述FPGA控制器包括：源码发生模块、码长动态控制模块、第一信号转换模块、第二信号转换模块、第一控制模块、第二控制模块、第一串行收发模块、第二串行收发模块、串行收发动态模块、片选模块；所述串行收发动态模块与上位机连接；

码长动态控制模块控制源码发生模块产生一对具有互补特性的格雷互补码序列；上位机将设计数值写入到码长动态控制模块的寄存器中，源码发生模块源码中格雷互补码迭代次数受制于码长动态控制模块中寄存的数值，不同的循环迭代次数产生不同码长的格雷互补码；产生的一对格雷互补码序列分别经过第一信号转换模块和第二信号转换模块完成串并转换，同时，第一信号转换模块和第二信号转换模块每完成一组串并转换会产生一个高电平的脉冲，形成周期一定的两个计数时钟T_A和T_B；计数时钟T_A和T_B分别驱动第一控制模块和第二控制模块将串并转换后的一对格雷互补码序列写入第一存储器和第二存储器中；