[发明专利]块存储器拼接方法、拼接模块、存储装置及现场可编程门阵列

说明书

本发明公开了一种块存储器拼接方法，包括：根据待处理数据地址的第一数据位宽、第一数据深度计算拼接所用的RAM块的数量；根据第一数据深度选取待处理数据地址的判断位的位数和取值；根据判断位的位数确定RAM区的数量，并使RAM块平均分配到每个RAM区中；根据判断位的取值将待处理数据地址发送到对应的RAM区中。本发明的方法通过根据对待处理数据的位宽、深度等特征，对RAM块进行区域划分，使得不同的地址按照预定的规则分配到对应RAM块中，避免了不同地址深度的数据被分配到同一块RAM中或者短时间大量数据都被分配到同一块RAM中进行处理的问题，使每个RAM块交替、独立的工作，从而节省了运行时间，提升了运行速率。

技术领域

本发明属于数据存储领域，具体涉及一种块存储器拼接方法、拼接模块、存储装置及现场可编程门阵列。

背景技术

目前，大多数现场可编程门阵列(FPGA)都集成了一定数量的块存储器，在使用单块存储器(RAM)时，数据位宽和地址深度受到单块RAM容量的限制；当对数据位宽或者深度有更高的要求时，则需要将多片块RAM级联起来形成更大的RAM。对于固定的数据位宽和地址深度，拼接的方式有很多种。

现有技术提供一种RAM资源的分配方法，允许需求数量超过嵌入内存块的限制，可以满足较大数据位宽以及较深地址深度的RAM使用，自动计算分配的嵌入内存块、REG资源块、LUT资源块的数量，通过一定的运算，可以得出所需要的嵌入式内存块的数量。当某个嵌入式内存块写入的数据小于其在该地址深度下对应的最大位宽的一半时，该部分数据使用REG资源块、LUT资源块进行实现，其他数据的部分依旧使用嵌入式内存块；当所用到的嵌入式内存块写入的数据均大于其在该地址深度下对应的最大位宽的一半时，使用嵌入式内存块进行拼接即可实现所需功能。

然而，该现有技术所能完成的数据的数据位宽有一定的限制，使用范围不够普遍。他的数据位宽只能为1、2、4、8、16、32以及8的偶数倍；9、18、36以及9的偶数倍。在某些情况下，数据位宽可能为非偶数或者为以上个别数据范围外，则无法实现，此外，现有技术只是对所需的位宽、深度通过拼接实现所需功能，拼接方式较为随机，因此其运行效率较低。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种块存储器拼接方法、拼接模块、存储装置及现场可编程门阵列。本发明要解决的技术问题通过以下技术方案实现：

本发明实施例提供了一种块存储器拼接方法，包括：

根据待处理数据地址的第一数据位宽、第一数据深度计算拼接所用的RAM块的数量；

根据所述第一数据深度选取待处理数据地址的判断位的位数和取值；

根据所述判断位的位数确定RAM区的数量，并使所述RAM块平均分配到每个RAM区中；

根据所述判断位的取值将所述待处理数据地址发送到对应的RAM区中。

在第一实施方式中，根据待处理数据地址的第一数据位宽、第一数据深度计算拼接所用的RAM块的数量，包括：

根据所述第一数据位宽和所述第一数据深度计算数据总量；

根据所述数据总量与单个RAM的容量计算拼接所用的RAM块的数量。

在第一实施方式中的第一方面，根据所述第一数据深度选取待处理数据地址的判断位的位数和取值，包括：

对C/2^{(Address_w-1)}的结果取整，若取整后的值等于所述第一数据位宽，则选取所述判断位的位数CS为1，所述判断位的取值为0或1，

其中，C为单个RAM的容量，Address_w为第一地址位宽。

进一步地，根据所述判断位的位数确定RAM区的数量，并使所述RAM块平均分配到每个RAM区中，包括：