[发明专利]一种基于忆阻器阵列潜流路径的加法器快速计算方法

说明书

本发明公开了一种基于忆阻器阵列潜流路径的加法器快速计算方法，包括如下步骤：1)进位潜流路径映射，预先计算R_G，R_D和R_P的状态，确定不同位的进位计算途径；2)构造串行进位链，由于阵列结构无法形成进位传播路径，因此需要定制一条由R_P控制的进位传播路径，以应对步骤1)中的R_P；3)求和计算各比特位进位计算完成后，通过相应的逻辑实现并行完成所有位的求和计算。本发明基于忆阻器存储阵列的加法器设计，利用HSPICE，新型非易失存储器仿真工具NVSim对本设计进行测试，从计算性能，面积开销和功耗开销三方面都有显著提升。

技术领域

本发明涉及内存计算技术领域，具体地说，特别涉及到一种基于忆阻器阵列潜流路径的加法器快速计算方法。

背景技术

现阶段针对基于忆阻器存储阵列进行加法计算的方法主要有三种。

分别是基于布尔逻辑的方式，基于查找表的方式(LUT)以及基于可编程逻辑阵列的方式(PLA)。

基于布尔逻辑的方式最为简单直观，即根据加法的逻辑表达式通过电路支持的基本逻辑组织拼接而成，典型的实现包括IMPLY电路，MAGIC电路等。然而这种运算方式的缺点也很明显，即计算效率低下。对于1-bit全加器而言，利用IMPLY电路和MAGIC电路实现分别需要29和12步操作，当代计算系统通常为32位宽，在不考虑进位搬移的前提下，仅计算部分就需要928和384步，考虑到忆阻器的写速度通常较慢，如此大的计算开销是难以接受的。

基于查找表(LUT)的方式是仿照FPGA的设计思想，利用忆阻器可编程特性，提前通过IMPLY或MAGIC等手段计算得到某种特定逻辑功能的结果并存入忆阻阵列中。由于这些预计算都是在线下完成的，因此这种方法的运算效率较高，一次计算仅相当于一次读操作。例如，若查找表存储的是1-bit全加器，则完成32-bit加法计算需要32步，若存储的是2-bit加法器结果，则仅需要16步完成32-bit计算。然而这种方式并不是真正意义上的内存计算，它们仅仅是将忆阻器存储阵列作为一种可编程的运算单元，并且一旦存储阵列被配置成这种类型的运算单元，就没办法作为数据存储器去存储操作数和运算结果。并且这种方式及其耗费硬件资源，仅1-bit全加器的查找表就需要占据8×14的阵列空间，且随着位宽增加，消耗的阵列面积呈非线性增长。

基于可编程逻辑阵列(PLA)的方式是根据任意数字逻辑均可表示为和之积(product-of-sum)或积之和(sum-of-product)形式的特点，利用忆阻器阵列定制最小项(最大项)平面，在这个平面中，最小项(最大项)的构造是固定的，然而在形成这些基本项后，可以通过激活不同行或列来实现不同的数字逻辑，从而达到可编程的目的。这种实现方式的缺点和基于查找表的方式是一致的，即并非真正意义上的内存计算，并且相当耗费忆阻器阵列的硬件资源。

发明内容

本发明的目的在于针对现有技术中的不足，提供一种基于忆阻器阵列潜流路径的加法器快速计算方法，以解决现有技术中存在的问题。

本发明所解决的技术问题可以采用以下技术方案来实现：

一种基于忆阻器阵列潜流路径的加法器快速计算方法，包括如下步骤：

1)进位潜流路径映射

预先计算R_G，R_D和R_P的状态，确定不同位的进位计算途径；

2)构造串行进位链

由于阵列结构无法形成进位传播路径，因此需要定制一条由R_P控制的进位传播路径，以应对步骤1)中的R_P；

3)求和计算

各比特位进位计算完成后，通过相应的逻辑实现并行完成所有位的求和计算。