[发明专利]一种通过部分映射时钟使能信号来改善布局完成率的方法

说明书

本发明公开了一种通过部分映射时钟使能信号来改善布局完成率的方法，步骤包括：在FPGA电路布局过程中，进行实时检测，找出位置不合法的寄存器；将位置不合法的寄存器按照时序松弛timing slack值进行排序，按照timing slack序列中数值从大到小，分别将位置不合法的寄存器的输入D端接入一个数据选择器MUX，进而形成一个多路选择器；判断多路选择器能否与前一级的查找表LUT合并，如果可以，则将多路选择器与前一级的LUT合并。本发明不需要将某个时钟使能信号驱动的所有寄存器都进行转换。在信号所驱动的寄存器中已满足约束的不进行转换，减少全部转换为组合逻辑对性能带来的负面影响，有效的提高电路的工作频率。

技术领域

本发明涉及寄存器布局领域，尤其涉及一种通过部分映射时钟使能信号来改善布局完成率的方法。

背景技术

目前，在涉及时钟使能信号比较多的FPGA设计中，通过在综合阶段通过引入组合逻辑来消除时钟使能信号，用以克服架构约束。

但该做法存在一定缺陷，常常出现引入的组合逻辑过多，导致布局失败或设计性能降低等问题，根源在于综合阶段的架构信息太少，无法精准的选取需要消除的时钟使能信号。

发明内容

本发明的目的在于减少FPGA中组合逻辑的数量。

为达到上述目的，一种通过部分映射时钟使能信号来改善布局完成率的方法，步骤包括：

在FPGA电路布局过程中，进行实时检测，找出位置不合法的寄存器；

将位置不合法的寄存器按照时序松弛timing slack值进行排序，按照timingslack序列中数值从大到小排列，其中,

如果寄存器满足时钟使能信号的约束则不增加MUX，并以寄存器当前位置为中心，搜索合法的位置。

如果寄存器不满足时钟使能信号的约束，则将寄存器的输入D端接入一个数据选择器MUX，进而形成一个多路选择器；

判断多路选择器能否与前一级的查找表LUT合并，其中，

如果可以，则将多路选择器与前一级的LUT合并；

如果不可以，则将多路选择器中的MUX转换为新的LUT。

以位置不合法的寄存器当前位置为中心，搜索合法的位置。

优选地，对timing slack序列设置阈值，如果所述不合法的寄存器timing slack值低于所述阈值，则不进行后续步骤，以避免低于timing slack阈值的寄存器执行后续步骤以降低能耗。

本发明的优点在于：不需要将某个时钟使能信号驱动的所有寄存器都进行转换。在信号所驱动的寄存器中已满足约束的不进行转换，减少全部转换为组合逻辑对性能带来的负面影响，有效的提高电路的工作频率；在引入组合逻辑之时，避开处于关键路径上的寄存器，在增加逻辑级数的情况下，减少了对电路性能的负面影响。

附图说明

为了更清楚说明本发明实施例的技术方案，下面将对实施例描述中所需使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一种通过部分映射时钟使能信号来改善布局完成率的方法流程图；

图2为常规的寄存器；

图3为本发明实施例中数据选择器和寄存器组成的多路选择器。

具体实施方式