[发明专利]半导体器件与其制作方法

说明书

本申请提供了一种半导体器件与其制作方法。该方法包括：提供具有源区和漏区的半导体预备体；在源区和/或漏区的裸露表面上依次叠置设置至少两个金半单元，各金半单元沿远离半导体预备体的方向上依次包括半导体层和金属层，其中，各半导体层的材料独立地选自GeSi、Si或Ge，多个金半单元中，与半导体预备体距离最小的金半单元为第一金半单元，第一金半单元包括第一半导体层和第一金属层，第一金属层的金属的功函数小于其他的金属层的功函数；对设置有多个金半单元的半导体预备体进行热处理，使得半导体层的至少部分材料和相邻的金属层的部分材料之间发生反应，形成至少三个金属半导体化合物层。该制作方法制作得到的半导体器件的电阻较小。

技术领域

本申请涉及半导体领域，具体而言，涉及一种半导体器件与其制作方法。

背景技术

随着CMOS技术代进入16/14nm及以下技术节点，源漏区的接触电阻对器件性能的提升起着至关重要的作用。传统CMOS器件通常只采用一种金属硅化物，难以使得N/P MOS同时形成低接触电阻率，而且，由于杂质B在锗硅源漏中的固浓度限制，相比NMOS，降低PMOS的接触电阻率更具挑战。

在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。

发明内容

本申请的主要目的在于提供一种半导体器件与其制作方法，以解决现有技术中的PMOS的接触电阻率较高的问题。

为了实现上述目的，根据本申请的一个方面，提供了一种半导体器件的制作方法，该制作方法包括：提供具有源区和漏区的半导体预备体；在上述源区和/或上述漏区的裸露表面上依次叠置设置至少两个金半单元，各上述金半单元沿远离上述半导体预备体的方向上依次包括半导体层和金属层，其中，各上述半导体层的材料独立地选自GeSi、Si或Ge，多个上述金半单元中，与上述半导体预备体距离最小的上述金半单元为第一金半单元，上述第一金半单元包括第一半导体层和第一金属层，上述第一金属层的金属的功函数小于其他的上述金属层的功函数；对设置有多个上述金半单元的上述半导体预备体进行热处理，使得上述半导体层的至少部分材料和相邻的上述金属层的部分材料之间发生反应，形成至少三个金属半导体化合物层。

进一步地，上述第一金属层中的金属的功函数在2.0～4.3eV之间，其他的上述金属层的金属的功函数在4.3～5.65之间。

进一步地，所有的上述金半单元的总厚度在5～10nm之间。

进一步地，上述第一金属层的厚度在1～3nm之间，其他上述金属层的厚度在3～5nm之间。

进一步地，同一个上述金半单元中，上述半导体层的厚度与上述金属层的厚度的比值在0.9～1.1之间。

进一步地，上述金半单元有两个，上述源区与上述漏区的材料均包括P型掺杂的GeSi，各上述半导体层的材料包括Si，上述半导体预备体还包括衬底，上述源区和上述漏区位于上述衬底内，上述衬底的材料包括N型掺杂的GeSi。

根据本申请的另一方面，提供了一种半导体器件，该半导体器件采用任一种上述的制作方法形成。

根据本申请的另一方面，提供了一种半导体器件，该半导体器件包括：具有源区和漏区的半导体预备体；沿远离上述半导体预备体的方向上依次设置的多个金属半导体化合物层，各上述金属半导体化合物层设置在上述源区和/或上述漏区的表面上，多个上述金属半导体化合物层中，与上述半导体预备体距离最小的上述金属半导体化合物层为第一金属半导体化合物层，上述第一金属半导体化合物层中的金属的功函数小于其他的上述金属半导体化合物层中的金属的功函数，各上述金属半导体化合物层中半导体材料独立地选自GeSi、Si或Ge。

进一步地，上述第一金属半导体化合物层中的金属的功函数在2.0～4.3eV之间，其他的上述金属半导体化合物层的金属的功函数在4.3～5.65之间。