[发明专利]一种全数字低压低功耗钟控电压比较器

说明书

本发明涉及一种全数字低压低功耗钟控电压比较器，包括：反相器、延迟线、电源输入端、接地端、时钟信号端、同相电压输入端、反相电压输入端、同相电压输出端、反相电压输出端；其中，所述时钟信号端分别与所述反相器、所述延迟线连接，所述延迟线分别与所述同相电压输入端、所述反相电压输入端连接，所述电源输入端分别与所述反相器、所述延迟线连接，所述接地端分别与所述反相器、所述延迟线连接。该全数字低压低功耗钟控电压比较器，不仅能够缓解常规钟控电压比较器设计的困难，电路性能也能够通过充分利用先进纳米工艺的优点而得到提升。

技术领域

本发明属于模拟集成电路领域，具体涉及一种全数字低压低功耗钟控电压比较器。

背景技术

钟控电压比较器作为模拟集成电路的关键电路单元，广泛应用于A/D(模拟/数字)转换器和D/A转换器混合信号集成电路设计中。

目前常用的钟控比较器是通过预放大电路与动态锁存比较器极联来设计实现。但是，由于晶体管本征跨导和小信号阻抗随着工艺的特征尺寸的减小而减小，通过预放大电路与动态锁存比较器极联来实现钟控比较器的设计方法随着CMOS工艺特征尺寸的日益减小变得越来越困难。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种全数字低压低功耗钟控电压比较器。本发明要解决的技术问题通过以下技术方案实现：

本发明的一个实施例提供了一种全数字低压低功耗钟控电压比较器，包括：

反相器、延迟线、电源输入端、接地端、时钟信号端、同相电压输入端、反相电压输入端、同相电压输出端、反相电压输出端；其中，

所述时钟信号端分别与所述反相器、所述延迟线连接，所述延迟线分别与所述同相电压输入端、所述反相电压输入端连接，所述电源输入端分别与所述反相器、所述延迟线连接，所述接地端分别与所述反相器、所述延迟线连接。

在本发明的一个实施例中，所述反相器包括：反相器输入端、反相器输出端、电源输入端、接地端、第一NMOS晶体管、第一PMOS晶体管；其中，

所述第一PMOS晶体管的源极与所述电源输入端连接，所述第一PMOS晶体管的漏极分别与所述第一NMOS晶体管的漏极、所述反相器输出端连接，所述第一NMOS晶体管的漏极与所述反相器输出端连接，所述第一PMOS晶体管的栅极分别与所述第一NMOS晶体管的栅极、所述反相器输入端连接，所述第一NMOS晶体管的栅极与所述反相器输入端连接，所述第一NMOS晶体管的源极与所述接地端连接。

在本发明的一个实施例中，所述延迟线包括：同相输出延迟线和反相输出延迟线；其中，

所述同相输出延迟线、所述反相输出延迟线均与所述反相器输出端连接，所述同相输出延迟线分别与所述反相输出延迟线、所述同相电压输出端连接，所述同相输出延迟线分别与所述反相输出延迟线、所述反相电压输出端连接，所述同相输出延迟线、所述反相输出延迟线均与所述时钟信号端连接，所述同相输出延迟线、所述反相输出延迟线均与所述同相电压输入端连接，所述同相输出延迟线、所述反相输出延迟线均与反相电压输入端连接。

在本发明的一个实施例中，所述同相输出延迟线包括：第一与非门、第一延迟单元、第二延迟单元；其中，

所述第一与非门与所述第一延迟单元连接，所述第一延迟单元与所述第二延迟单元连接，所述第一与非门分别与所述第二延迟单元、所述反相输出延迟线、所述反相电压输出端连接，所述第二延迟单元分别与所述反相输出延迟线、所述同相电压输出端连接，所述第一延迟单元、所述第二延迟单元均与所述同相电压输入端、所述反相电压输入端、时钟信号端、所述反相器输出端连接。

在本发明的一个实施例中，所述第一与非门包括第一输入端、第二输入端、电源输入端、接地端、第一输出端、第二NMOS晶体管、第三NMOS晶体管、第二PMOS晶体管、第三PMOS晶体管；其中，