[发明专利]一种半导体器件的结构和形成方法

说明书

本发明公开了一种半导体器件的结构，使用常规半导体衬底进行半导体器件的制造，通过堆叠工艺和背面沟槽工艺，使得无需使用SOI衬底，就可制造出全隔离的NMOS和PMOS器件；同时，通过背面N+注入和P+注入、背面接触孔和背面金属层工艺，实现了NMOS的P阱接地，PMOS的N阱接电源；并且，背面接触孔在硅衬底上进行密集排布，可以减小串联电阻和增加导热性，从而避免了SOI器件的浮体效应和自加热效应，防止了器件性能的劣化。本发明还公开了一种半导体器件的结构的形成方法。

技术领域

本发明涉及半导体加工技术领域，更具体地，涉及一种半导体器件的结构和形成方法。

背景技术

半个世纪以来，半导体产业一直按照摩尔定律按部就班地进行晶体管尺寸的缩小、晶体管密度的提高和性能的提升。然而，随着平面结构的体硅晶体管器件尺寸越来越接近物理极限，摩尔定律也越来越接近于它的终结；因此，一些被称为“非经典CMOS”的半导体器件新结构被提出。这些技术包括FinFET、碳纳米管和绝缘体上硅(silicon oninsulator，SOI)等。通过这些新结构可以将半导体器件的性能进一步提升。

其中，SOI技术由于其工艺简单和性能优越引起了广泛关注。SOI是一种将器件制作在绝缘层上而非传统硅衬底上，从而实现单个晶体管的全介质隔离的技术。相比传统的平面体硅工艺，SOI技术具有高速、低功耗和集成度高的优势。但由于其全隔离的器件结构，也同时引起了部分器件参数性能的劣化。

如图1所示，其为传统非全耗尽绝缘体上硅器件的截面图。通常SOI硅片通过SIMOX或SMART CUT技术进行加工，最终形成衬底硅片10、二氧化硅绝缘介质11和器件硅层12的三层结构；然后再在器件硅层12中进行CMOS(即NMOS和PMOS)器件的制造，最后进行接触孔13和后道金属互连15制作，形成电路结构。由于NMOS和PMOS管被沟槽隔离16和二氧化碳介质层12包围，因此实现了器件和器件之间的全隔离。但由于器件被全隔离，图1中的NMOS和PMOS的体区14就无法和电源或地形成有效连接，形成所谓的浮体效应。虽然可以通过器件版图对浮体效应进行改善，但由于体区14电阻较大，当体接触区离开沟道区较远时浮体效应还是会表现出来，从而造成MOS管输出曲线的异常。同时，体区14下方的二氧化硅12导热性较差，造成了器件的自加热效应，使得器件的载流子迁移率下降，器件性能劣化。此外，SOI硅片的制备工艺复杂，制造成本较高。

因此，需要一种新型半导体器件，可以使用较低成本的半导体衬底进行制造，而无需使用SOI硅片，同时可以避免SOI器件的浮体效应和自加热效应。

发明内容

本发明的目的在于克服现有技术存在的上述缺陷，提供一种半导体器件的结构和形成方法。

为实现上述目的，本发明的技术方案如下：

一种半导体器件的结构，包括：设于半导体衬底正面和背面的多个结构；其中，

设于所述半导体衬底正面的结构包括：

位于所述半导体衬底的正面上的浅沟槽隔离，阱区，源漏和栅极；

位于所述半导体衬底的正面表面上的后道介质层，以及位于所述后道介质层中的后道金属互连层；

设于所述半导体衬底背面的结构包括：

位于所述半导体衬底的背面上的背面沟槽隔离和重掺杂注入区；所述背面沟槽隔离相连位于所述浅沟槽隔离的上方，所述重掺杂注入区相连位于所述阱区的上方；

位于所述半导体衬底的背面表面上的背面介质层，位于所述背面介质层中且下端连接所述重掺杂注入层的多个背面接触孔，以及相连位于所述背面接触孔上端上的背面金属层。

进一步地，由所述多个背面接触孔构成背面接触孔阵列。

进一步地，所述背面沟槽隔离中填充有介质材料。