[发明专利]集成电路

说明书

集成电路。一种静态随机存取记忆体单元包含第一至第五介电鳍片，其沿第一方向依序设置并以第二方向为长度方向，第一及第五介电鳍片定义静态随机存取记忆体单元的两边缘；第一N型半导体鳍片，设置于第一及第二介电鳍片之间；第二N型半导体鳍片，设置于第四及第五介电鳍片之间；第一P型半导体鳍片，设置于第二及第三介电鳍片之间；第二P型半导体鳍片，设置于第三及第四介电鳍片之间，每个第一及第二N型半导体鳍片以及每个第一及第二P型半导体鳍片以第二方向为长度方向；以及栅极结构，以第一方向为长度方向设置，栅极结构接合一或多个介电鳍片。

技术领域

本揭露是关于一种集成电路。

背景技术

半导体集成电路(integrated circuit；IC)工业历经了指数性成长。在集成电路材料与设计方面的科技进步，造成了各世代的集成电路相较于前个世代具有更小以及更复杂的电路。在集成电路的演变过程中，功能性密度(例如每个晶片区域的内连接装置的数量)逐渐增加，同时其几何尺寸(例如制程所能产生的最小元件(或线))逐渐降低。此尺寸降低的程序有益于增加产能效率以及降低相关成本。尺寸的降低也增加集成电路的处理以及制造的复杂性，为了实现这些优点，在集成电路的处理以及制造方面也需要相应的发展。

举例而言，在鳍式场效晶体管(fin-like field effect transistor；FinFET)制造过程中，面临的挑战是如何在提供装置(例如静态随机存取记忆体(static randomaccess memory；SRAM)单元)高电路性能时，达到提升鳍片密度且降低鳍片尺寸的需求。在许多例子中，鳍片尺寸的降低可能会导致许多问题，例如增加的源极/漏极接触电阻以及耦合电容，这些问题在许多方面对SRAM单元中装置的效能造成负面影响。据此，鳍式场效晶体管的制程在这些方面极待改善。

发明内容

于部分实施方式中，一种集成电路(integrated circuit；IC)包括具有第一、第二、第三、第四和第五介电鳍片的SRAM单元，所述第一、第二、第三、第四和第五介电鳍片沿着第一方向以此顺序设置并且沿着第二方向作为长度方向定向，其中第一和第五介电鳍片定义SRAM单元的两个侧边；第一N型半导体鳍片，设置在第一和第二介电鳍片之间；第二N型半导体鳍片，设置在第四和第五介电鳍片之间；第一P型半导体鳍片，设置在第二和第三介电鳍片之间；第二P型半导体鳍片，设置在第三和第四介电鳍片之间，其中每一第一和第二N型半导体鳍片中以及每一第一和第二P型半导体鳍鳍片沿第二方向作为长度方向定向；栅极结构沿第一方向作为长度方向定向，其中栅极结构与一个或多个介电鳍片接合。

附图说明

从以下详细叙述并搭配附图检阅，可理解本揭露的态样。应注意到，各种特征并未以产业上实务标准的比例绘制。事实上，为了清楚讨论，这些各种特征的尺寸可以任意地增加或减少。

图1为根据本揭露的部分实施方式中半导体装置的布局的示意图；

图2为根据本揭露的部分实施方式中图1的半导体装置的一部分的上视图；

图3为根据本揭露的部分实施方式中图2的半导体装置的该部分沿图2的线A-A’的剖面图；

图4A至4C为根据本揭露的部分实施方式中图2的半导体装置的该部分沿图2的线B-B’的剖面图；

图5为根据本揭露的部分实施方式中图2至4C的半导体装置的该部分的示意图；

图6为根据本揭露的部分实施方式中半导体装置的一部分的上视图；

图7及8分别为根据本揭露的部分实施方式中图6的半导体装置的该部分沿图6的线A-A’及B-B’的剖面图；

图9为根据本揭露的部分实施方式中半导体装置的一部分的上视图；

图10及11分别为根据本揭露的部分实施方式中图9的半导体装置的该部分沿图9的线A-A’及B-B’的剖面图。