[发明专利]一种应用于锁相环频率综合器的高速宽带除法链

说明书

本发明属于数字电路领域，具体提供一种应用于锁相环频率综合器的高速宽带除法链，用以克服现有除法链中由于2/3分频器的结构决定了其工作速度上限不会很高的问题。本发明通过对第一级2/3分频器(RLEHS 2/3分频器)与后级2/3分频器(RLEHS 2/3分频器)的创新性设计，使第一级2/3分频器与与后级2/3分频器的结构得到简化、工作速度得到提升，同时，第一级2/3分频器中的3输入与门与2输入与门均采用有比逻辑设计，进一步提高了所述第一级2/3分频器的工作速度；从而大大提高除法链工作速度上限，满足基于毫米波的5G通信芯片的时钟频率要求。

技术领域

本发明属于数字电路领域，涉及一种除法链结构，更具体地涉及一种应用于锁相环频率综合器的高速宽带除法链。

背景技术

现代无线通信技术己经替代以前的有线通信技术进行数据通讯，并且数据传输率更高、安全性更强、性能更稳定。无线通信系统离不开时钟信号源，现代通信系统中信号源一般通过频率综合器产生。

目前应用最广泛的是基于锁相环的频率综合技术，它从一个或若干个高性能指标的频率源，产生多个具有同等优良性能的高频信号。高速除法链的设计一直是锁相环设计中的难点，随着5G通信的出现，对时钟信号频率的要求越来越高，具体体现在宽频带以及高频率两方面。对于宽频带，锁相环输出频率覆盖范围由VCO与除法链除数范围共同决定；对于高频率，传统的除法链电路由于2/3分频器工作速度限制，整个电路工作速度难以提高；传统2/3分频器如图2所示，由于其中包括4个D触发器201、202、203、204以及3个与门211、212、213，且其反馈回路有4个逻辑器件212、204、203、203级联，由数字逻辑电路设计常识可知，级联的同步时序逻辑器件越多，其整体工作速度越慢，故传统2/3分频器20的结构决定了其工作速度上限不会很高。

基于此，如何改进2/3分频器，使之工作速度提高，是本领域技术人员需要解决的关键问题。

发明内容

本发明的目的在于提供一种应用于锁相环频率综合器的高速宽带除法链，用以克服现有除法链工作上限频率不高、致使除法链难以对高频信号进行分频，故不能满足基于毫米波的5G通信芯片的时钟频率要求；本发明提出一种全新的2/3分频器结构，以此提高除法链工作速度上限。

为实现上述目的，本发明采用的技术方案如下：

一种应用于锁相环频率综合器的高速宽带除法链，包括依次级联的1个RLEHS 2/3分频器和多个LDP2/3分频器，其中，输入时钟信号输入RLEHS 2/3分频器时钟输入端，依次经过RLEHS 2/3分频器和多个LDP2/3分频器后输出输出时钟信号；其特征在于：

所述RLEHS 2/3分频器由第一D触发器1011、第二D触发器1012、第一2输入与门1013及3输入与门1014构成，其中，第一D触发器和第二D触发器的CLK端相连、且作为分频器的时钟输入端F_in，第一D触发器和第二D触发器的端连接所述2输入与门的两个输入端、2输入与门的输出端连接第一D触发器的D端，第一D触发器端作为分频器的输出端F_out，第一D触发器的Q端连接所述3输入与门的一个输入端、3输入与门的另外两个输入端分别作为分频比数字控制信号输入端P和内部控制信号输入端Mod_in、3输入与门的输出端连接第二D触发器的D端，第二D触发器的Q端悬空；