[发明专利]3D存储器件及其制造方法

说明书

本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括：半导体衬底；栅叠层结构，位于半导体衬底上，包括交替堆叠的多个栅极导体与多个层间绝缘层；以及多个沟道柱，贯穿栅叠层结构，并与半导体衬底电相连；3D存储器件还包括导电柱，贯穿栅叠层结构，与半导体衬底电相连，并分布在多个沟道柱之间，每个导电柱用于通过半导体衬底向周围的沟道柱供电。

技术领域

本发明涉及存储器技术，更具体地，涉及一种3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。

NAND结构的3D存储器件包括：栅叠层结构、贯穿栅叠层结构的沟道柱以及导电通道，采用栅叠层结构提供选择晶体管和存储晶体管的栅极导体，采用沟道柱提供选择晶体管和存储晶体管的沟道层与栅介质叠层，以及采用导电通道实现存储单元串的互连。然而，在3D存储器件中，导电通道仅仅对位于其两侧的沟道柱供电，需要先形成多个栅线隔槽，在形成沟道柱之后，再填充栅线隔槽形成导电通道，不仅工艺复杂，而且导电通道需要占据大量3D存储器件中的空间，此外，由于导电通道导电通道需要填充整个栅线隔槽，不仅晶片翘曲度难以控制，而且耗材较多、成本较高。

期望进一步改进3D存储器件的结构及其制造方法，在实现对沟道柱进行供电实的同时，进一步提高器件的良率和可靠性。

发明内容

本发明的目的是提供一种改进的3D存储器件及其制造方法，通过导电柱向其周围的沟道柱供电，实现了提高器件的良率和可靠性的目的。

根据本发明的一方面，提供一种3D存储器件，包括：半导体衬底；栅叠层结构，位于所述半导体衬底上，包括交替堆叠的多个栅极导体与多个层间绝缘层；以及多个沟道柱，贯穿所述栅叠层结构，并与所述半导体衬底电相连；所述3D存储器件还包括多个导电柱，贯穿所述栅叠层结构，与所述半导体衬底电相连，并分布在所述多个沟道柱之间，每个所述导电柱用于通过所述半导体衬底向其周围的所述沟道柱供电。

优选地，所述导电柱包括导电芯部与围绕所述导电芯部的绝缘层，其中，所述导电芯部与所述半导体衬底接触，并通过所述绝缘层与所述多个栅极导体隔开。

优选地，所述导电芯部的材料包括钨和/或多晶硅。

优选地，所述多个沟道柱呈阵列排布，每列沟道柱与相邻列的沟道柱交错排布。

优选地，每隔两行沟道柱设置一组导电柱，在每组所述导电柱中，每隔两列沟道柱设置一个导电柱。

优选地，每个所述导电柱周围具有一组沟道柱，所述一组沟道柱呈菱形分布。

优选地，所述一组沟道柱的数量包括8个。

优选地，每个所述导电柱周围具有一组沟道柱，所述一组沟道柱呈六边形分布。

优选地，所述一组沟道柱的数量包括6个。

优选地，所述导电柱的形状呈圆柱和/或椭圆柱。