[发明专利]MOS晶体管及其形成方法、以及闪存的形成方法有效
| 申请号: | 201811179994.2 | 申请日: | 2018-10-10 |
| 公开(公告)号: | CN109346408B | 公开(公告)日: | 2022-02-15 |
| 发明(设计)人: | 邵永军 | 申请(专利权)人: | 武汉新芯集成电路制造有限公司 |
| 主分类号: | H01L21/336 | 分类号: | H01L21/336;H01L29/78;H01L29/423;H01L27/11526;H01L27/11573 |
| 代理公司: | 上海思微知识产权代理事务所(普通合伙) 31237 | 代理人: | 屈蘅 |
| 地址: | 430205 湖北*** | 国省代码: | 湖北;42 |
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| 摘要: | |||
| 搜索关键词: | mos 晶体管 及其 形成 方法 以及 闪存 | ||
1.一种MOS晶体管的形成方法,其特征在于,包括以下步骤:
提供一半导体衬底,所述半导体衬底上形成有介质层,所述介质层上形成有栅电极;
在所述介质层上形成图形化的第一掩模层,所述图形化的第一掩模层在所述栅电极的两侧形成有第一开口;
以所述栅电极以及图形化的第一掩模 层为掩模,对所述第一开口下方的半导体衬底进行第一次离子注入,以在所述半导体衬底中形成轻掺杂源/漏区;
以所述图形化的第一掩模 层为掩模,对所述第一开口暴露出的介质层执行刻蚀工艺,以减薄所述轻掺杂源/漏区上方的介质层的厚度,并去除所述图形化的第一掩模层;
在所述栅电极两侧形成间隙壁;
在所述介质层上形成图形化的第二掩模层,所述图形化的第二掩模层在所述栅电极和间隙壁的两侧形成有第二开口;
以所述间隙壁和图形化的第二掩模层为掩模,对所述第二开口下方的半导体衬底进行第二次离子注入,以在所述半导体衬底中形成重掺杂源/漏区,并去除所述图形化的第二掩模层;
在所述介质层上形成图形化的第三掩模层,所述图形化的第三掩模层在所述重掺杂源/漏区上方形成有第三开口;以及
以所述图形化的第三掩模层为掩模,对所述第三开口暴露出的介质层执行刻蚀工艺,以去除位于重掺杂源/漏区上方的介质层,形成栅介质层。
2.如权利要求1所述的MOS晶体管的形成方法,其特征在于,所述半导体衬底上形成的介质层的厚度大于或等于
3.如权利要求1或2所述的MOS晶体管的形成方法,其特征在于,减薄后的位于轻掺杂源/漏区上方的介质层的厚度小于
4.如权利要求1所述的MOS晶体管的形成方法,其特征在于,以所述图形化的第一掩模层为掩模,对所述第一开口暴露出的介质层执行湿法刻蚀工艺,以减薄所述轻掺杂源/漏区上方的介质层的厚度,所述湿法刻蚀工艺的腐蚀液包括氢氟酸。
5.如权利要求1所述的MOS晶体管的形成方法,其特征在于,以所述图形化的第一掩模层为掩模,对所述第一开口暴露出的介质层执行干法刻蚀工艺,以减薄所述轻掺杂源/漏区上方的介质层的厚度,所述干法刻蚀工艺采用的刻蚀气体包括HCL、CL2、CH2F2和O2。
6.一种MOS晶体管,由如权利要求1~5中任一项所述的MOS晶体管的形成方法制备而成,其特征在于,包括:
半导体衬底,所述半导体衬底中形成有源/漏区;
栅介质层,所述栅介质层位于所述半导体衬底上;
栅电极,所述栅电极位于所述栅介质层上,且所述源/漏区位于所述栅电极两侧;
间隙壁,所述间隙壁位于所述栅介质层上,且所述间隙壁位于所述栅电极两侧;
其中,位于所述间隙壁下方的栅介质层的厚度小于位于所述栅电极下方的栅介质层的厚度。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造





