[发明专利]半导体元件及其制作方法有效

申请号：	201811172252.7	申请日：	2018-10-09
公开（公告）号：	CN110718532B	公开（公告）日：	2021-09-28
发明（设计）人：	冯立伟;洪裕祥;魏铭德	申请（专利权）人：	联华电子股份有限公司;福建省晋华集成电路有限公司
主分类号：	H01L23/535	分类号：	H01L23/535;H01L23/48;H01L27/115;H01L21/768
代理公司：	北京市柳沈律师事务所 11105	代理人：	陈小雯
地址：	中国台***	国省代码：	台湾;71
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摘要：
搜索关键词：	半导体元件及其制作方法
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【说明书】：

本发明公开一种半导体元件及其制作方法，其中该半导体元件包含一基底，至少一位线位于该基底上，其中该位线顶端包含有一圆角掩模(rounding hard mask)，且该圆角掩模定义有一顶部以及一底部，以及至少一存储点接触结构(storage node contact plug)位于该位线旁，该存储点接触结构至少包含有一导电层，其中从剖视图来看，该存储点接触结构定义有一宽度X1，其中该宽度X1所在位置与该圆角掩模的该顶部在一水平方向对齐，而该存储点接触结构定义有另一宽度X2，其中该宽度X2所在位置与该圆角掩模的该底部在该水平方向切齐，其中X1大于或等于X2。

技术领域

本发明涉及半导体制作工艺领域，尤其是涉及一种包含存储点接触结构(storagenode contact plug)的半导体元件以及其制作方法。

背景技术

半导体元件因其尺寸小，功能多和/或制造成本低而广泛用于电子工业。半导体元件分为存储逻辑数据的半导体元件，操作、处理逻辑数据操作的半导体逻辑元件，或是同时具有半导体存储元件的功能和半导体逻辑元件和/或其他半导体元件功能的混合半导体元件。

半导体元件通常可以包括垂直堆叠的图案，和将堆叠的图案彼此电连接的接触插塞。随着半导体元件高度密集化，图案之间的空间和/或图案与接触插塞之间的空间逐渐减小，因此将增加图案之间和/或图案与接触插塞之间的寄生电容。寄生电容可能导致半导体元件的性能劣化(例如，降低操作速度)。

发明内容

本发明提供一种半导体元件，包含一基底，至少一位线位于该基底上，其中该位线顶端包含有一圆角掩模(rounding hard mask)，且该圆角掩模定义有一顶部以及一底部，以及至少一存储点接触结构(storage node contact plug)位于该位线旁，该存储点接触结构至少包含有一导电层，其中从剖视图来看，该存储点接触结构定义有一宽度X1，其中该宽度X1所在位置与该圆角掩模的该顶部在一水平方向对齐，而该存储点接触结构定义有另一宽度X2，其中该宽度X2所在位置与该圆角掩模的该底部在该水平方向切齐，其中X1大于或等于X2。

本发明还提供一种半导体元件的制作方法，首先，提供一基底，至少一位线位于该基底上，其中该位线顶端包含有一圆角掩模(rounding hard mask)，且该圆角掩模定义有一顶部以及一底部，以及形成至少一存储点接触结构(storage node contact plug)于该位线旁，该存储点接触结构至少包含有一导电层，其中从剖视图来看，该存储点接触结构定义有一宽度X1，其中该宽度X1所在位置与该圆角掩模的该顶部在一水平方向对齐，而该存储点接触结构定义有另一宽度X2，其中该宽度X2所在位置与该圆角掩模的该底部在该水平方向切齐，其中X1大于或等于X2。

本发明中由于对掩模层进行蚀刻而形成圆角掩模，因此在位线之间留下更多的空间，尤其是增大靠近掩模层顶面附近的水平宽度，降低存储点接触结构的制造难度。

附图说明

图1为本发明的半导体元件的第一实施例的上视图；

图2为沿着图1中的剖面线A-A’所得的半导体元件剖视图；

图3绘示沿着图1中的剖面线B-B’所得的半导体元件剖视图；

图4至图10为基于图2所示的剖视图，继续进行后续步骤所得的半导体元件剖视图；

图11至图12为本发明另一实施例的制作半导体元件剖面示意图。

主要元件符号说明

100基底

101主动区(有源区)

102绝缘层

105凹槽