[发明专利]延迟锁相回路电路及其单位粗延迟选择方法

说明书

本发明提供一种延迟锁相回路电路及其单位粗延迟选择方法。延迟锁相回路电路包括频率检测器与单位粗延迟选择器。频率检测器接收重置信号与时脉信号。频率检测器基于重置信号的时序位移与重置信号的依序延迟来执行取样操作，以检测时脉信号的时脉频率并产生多个决定信号。单位粗延迟选择器选择多个决定信号中具有最早转态时间的一个作为经选粗延迟信号，以控制延迟锁相回路电路的时序。

技术领域

本发明涉及一种存储器存储装置，尤其涉及一种延迟锁相回路电路及其单位粗延迟选择方法。

背景技术

延迟锁相回路电路(Delay-Locked Loop circuit，后简称DLL)广泛运用在动态随机存取存储器(Dynamic Random Access Memory，DRAM)，用以补偿因外部时脉信号到达内部电路途经大量元件与电路导致的时序延迟，使内部时脉信号与外部时脉信号的相位一致。

一般来说，DLL具有两种延迟。一种是细延迟(fine delay)，其延迟较小并用以决定DLL的解析度。另一种是粗延迟(coarse delay)，其延迟较大并用以控制DLL的锁定时间。细延迟可以由多个单位细延迟(unit fine delay)组成，而粗延迟可以由多个单位粗延迟(unit coarse delay)组成。

单位粗延迟可以划分出单位细延迟，意谓较好的DLL解析度需要较小的单位粗延迟。然而，较小的单位粗延迟将花费较长的时间才能完成DLL的锁定程序。因此，在单位粗延迟固定的情况下，DLL的解析度和锁定时间是冲突的。这个问题可以通过根据时脉频率使用不同的单位粗延迟来解决。举例来说，较小的单位粗延迟可以在高频率操作使用，而较大的单位粗延迟可以在低频率操作使用。

为了依据输入时脉频率来自动选择不同的单位粗延迟，频率检测电路是必须的。此外，当检测到输入的时脉频率时，不同制程角(process corner)的变异应该反应在单位粗延迟上。否则，由于最快制程角(fastest process corner)的单位粗延迟可以仅是最慢制程角(slowest process corner)的单位粗延迟的一半，因此在相同频率下DLL的锁定时间和解析度仍会因制程变异而所不同。

发明内容

本发明提供一种延迟锁相回路电路及其单位粗延迟选择方法，以获得稳定与一致的粗延迟，减少因PVT(Process,Voltage,Temperature)变异导致的解析度劣化。

本发明的实施例提供一种延迟锁相回路电路，包括频率检测器与单位粗延迟选择器。频率检测器接收重置信号与时脉信号，其中频率检测器配置为基于重置信号的时序位移与重置信号的依序延迟来执行取样操作，以检测时脉信号的时脉频率并产生多个决定信号。单位粗延迟选择器耦接至频率检测器，其中单位粗延迟选择器配置为选择多个决定信号中具有最早转态时间的一者作为经选粗延迟信号，以控制延迟锁相回路电路的时序。

本发明的实施例提供一种单位粗延迟的选择方法，适用于包含频率检测器与单位粗延迟选择器的延迟锁相回路电路，单位粗延迟的选择方法包括：通过频率检测器接收重置信号与时脉信号。通过频率检测器基于重置信号的时序位移与重置信号的依序延迟来执行取样操作，以检测时脉信号的时脉频率并产生多个决定信号。通过单位粗延迟选择器选择多个决定信号中具有最早转态时间的一者作为经选粗延迟信号，以控制延迟锁相回路电路的时序。

基于上述，在本发明一些实施例中，所述延迟锁相回路电路及其单位粗延迟的选择方法可以获得稳定与一致的粗延迟。频率检测器可以依据重置信号的时序位移与依序延迟来执行取样操作，以检测时脉信号的频率并产生多个决定信号。单位粗延迟选择器可以从多个决定信号中选择具有最早转态时间的一个作为经选粗延迟信号。因此，所述延迟锁相回路电路可以在不同的PVT(Process,Voltage,Temperature)变异下获得稳定与一致的粗延迟，减少因PVT变异导致的解析度劣化问题。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。