[发明专利]基于生成矩阵的QC_LDPC码编码方法及编码器

说明书

本发明提供了一种基于生成矩阵的QC_LDPC码编码方法，其特征在于：包括如下步骤：将编码信息序列S串并转换成信息位S_i；从生成矩阵G中获取子矩阵G_i,j；利用各个子矩阵G_i,j第一行所有非零元素“1”的地址分别对信息位S_i进行循环移位操作，以分别获得中间乘积结果；分别将所有中间乘积结果累加得到向量矩阵乘积结果sg_i,j；对向量矩阵乘积结果sg_i,j运算得到中间校验位P_i,j；生成校验位P。该编码方法通过对输入信息序列进行转换之后利用生成矩阵的准循环特性进行编码，减少了硬件资源的消耗，使芯片面积得以减小，实现码率兼容。本发明还提供一种可减少存储资源消耗、减少计算资源消耗、实现码率兼容的基于生成矩阵的QC_LDPC码编码器。

技术领域

本发明涉及编码技术领域，更具体地说，涉及一种基于生成矩阵的QC_LDPC码编码方法及编码器。

背景技术

目前，由于LDPC码几乎适用于所有的信道，性能逼近香农限，易于进行理论分析和研究，适合硬件实现，因此成为编码界研究热点。根据校验矩阵H每行和每列中非零的个数是否相等，LDPC码可以分为规则码和非规则码，如果校检矩阵H的每行和每列中非零元素的个数都是相同的，则该LDPC码称为规则LDPC码；否则为不规则LDPC码。同等条件下不规则LDPC码性能比规则LDPC码更好，但其编译码相对比较复杂。QC_LDPC码即为规则LDPC码，其生成矩阵G具有准循环结构，这样就可以通过简单的移位器和累加器进行编码。基于生成矩阵G的编码方法有三种：串行编码、全并行编码以及部分并行编码。其中串行编码所需编码时间为信息序列长度的编码周期，速度非常慢，不适用于高速通信的情景；全并行编码虽然速度很快，但需要事先准备好一帧信息序列，这在信息位长度较长时会带来非常大的存储代价，无法应用；因此目前基于生成矩阵的编码多采用部分并行编码方法。

然而传统的部分并行编码方法在硬件实现时耗费资源较多，增大了芯片面积，体现在以下方面：

(一)传统编码器利用子矩阵的第一行的元素进行编码，因此需要存储子矩阵第一行中所有的元素，在硬件实现时耗费资源较多；

(二)传统编码器在实现信息位与生成矩阵的乘积时，如图1所示，是通过将1比特信息位与生成矩阵G中对应的一行相乘得到乘积结果，再通过累加所有行与对应信息位的乘积结果得到信息位与矩阵的的乘积结果，而硬件实现时分别通过按位相与和按位异或得到乘积和累加结果，当校验位较长时这一过程将消耗大量与门和异或门，从而增大了芯片的面积。

发明内容

为克服现有技术中的缺点与不足，本发明的一个目的在于提供一种基于生成矩阵的QC_LDPC码编码方法。该方法通过对输入信息序列进行转换之后利用生成矩阵的准循环特性进行编码，减少了硬件资源的消耗，使芯片面积得以减小，且可以实现基于此编码方法的码率兼容编码器。本发明的另一个目的在于提供一种可减少存储资源消耗、减少计算资源消耗、实现码率兼容的基于生成矩阵的QC_LDPC码编码器。

为了达到上述目的，本发明通过下述技术方案予以实现：一种基于生成矩阵的QC_LDPC码编码方法，其特征在于：包括如下步骤：

S1步，输入编码信息序列S，将编码信息序列S分成t-c段长度为b比特的信息位S_i(i＝1,2,3,…,t-c)，其中，t-c＝K/b，K为编码信息序列S的长度；

S2步，从生成矩阵G中获取t-c行c列b阶子矩阵G_i,j(j＝1,2,3,…,c)；设定初始中间校验位P_i-1,j为0；