[发明专利]浮点到定点转换

说明书

描述了指令、其操作、和对指令的执行支持的实施例。在一些实施例中，处理器包括解码电路，其用于解码具有用于操作码的字段、打包数据源操作数标识符、和打包数据目的地操作数标识符的指令;以及执行电路，其用于执行经解码指令以将所标识的打包数据源操作数的最低有效打包数据元素位置的单精度浮点数据元素转换为定点表示、在所标识的打包数据目的地操作数的两个最低有效打包数据元素位置中将定点表示存储为32位整数和32位整数指数、以及将所标识的打包数据目的地操作数的所有剩余打包数据元素归零。

背景技术

在计算机处理器中存在用于表达数的许多不同方式。例如，整数可被表示为整数值。小数和其它非整数值可被表示为定点数，其中多个位用于整数分量并且多个位用于小数部分（例如，INTEGER.FRACTION）。用于表示小数的另一方式是使用浮点数，其包括用于符号、数字串（尾数、小数、或有效数）的位—其长度确定数的精度，以及指示小数点位置（decimal place）的位置的指数。

附图说明

本发明通过示例而非限制的方式在附图的图中被示出，其中相似的附图标记指示类似的元件，并且在附图中：

图1示出了具有源操作数（寄存器或存储器）和目的地操作数的定点到浮点转换指令的执行的所选部分的实施例;

图2示出了由处理器执行以处理浮点到定点转换指令的方法的实施例;

图3（A）-（B）示出了执行将无符号字从定点转换为浮点指令的方法的更详细描述;

图4示出了用于处理诸如本文详述的指令的指令的硬件的实施例;

图5A示出了示范性指令格式;

图5B示出了来自图5A的哪些字段构成完整操作码字段和基础操作字段;

图5C示出了来自图5A的哪些字段构成寄存器索引字段;

图6是根据本发明的一个实施例的寄存器架构的框图;

图7A是示出根据本发明的实施例的示范性有序流水线和示范性寄存器重命名、乱序发布/执行流水线两者的框图;

图7B是示出根据本发明的实施例的要被包括在处理器中的有序架构核的示范性实施例和示范性寄存器重命名、乱序发布/执行架构核的框图;

图8A-B示出了更具体的示范性有序核架构的框图，该核将是芯片中的若干逻辑块（包括相同类型和/或不同类型的其它核）之一;图9是根据本发明的实施例的处理器的框图，该处理器可具有多于一个核、可具有集成存储器控制器、并且可具有集成图形;

图10-13是示范性计算机架构的框图;

图14是框图，其对照根据本发明的实施例的使用软件指令转换器以将源指令集中的二进制指令转换成目标指令集中的二进制指令;以及

图15是表示所描述的指令的操作的伪代码的实施例。

具体实施方式

在以下描述中，阐明了许多特定的细节。然而要理解，可在没有这些特定细节的情况下实践本发明。在其它实例中，众所周知的电路、结构和技术未被详细示出以免混淆对此描述的理解。

说明书中对“一个实施例”、“一实施例”、“示例实施例”等的引用指示所描述的实施例可包括特定特征、结构或特性，但每个实施例可不一定包括此具体特征、结构或特性。另外，此类词语不一定指同一实施例。此外，在结合一实施例描述具体特征、结构或特性时，认为结合其它实施例影响此类特征、结构或特性是在本领域技术人员的知识之内，无论是否明确描述。