[发明专利]半导体器件

说明书

本发明涉及一种半导体器件。过去存在不能够防止产生在信号DQS和DQSB之间的差的高阻抗状态的问题。通过本发明，第一比较器电路在将输入端子耦合到端子电位之后并且从两个信号的前导的开始时刻之前起输出表示DQS和DQSB之间的差的信号DQSIN。第二比较器电路将DQS或者DQSB的电平与基准电压Vref进行比较并且输出表示比较结果的信号ODT_DET。门电路在掩蔽状态下通过信号EW掩蔽信号DQSIN。控制电路基于ODT_DET识别前导的开始时刻，并且在前导的开始之前将信号EW设置为掩蔽状态并且从前导的开始时刻起将信号EW设置为去掩蔽状态。

本申请是申请日为2014年11月7日、申请人为“瑞萨电子株式会社”、发明名称为“半导体器件”、申请号为201410638738.0的发明专利申请的分案申请。

相关申请的交叉引用

通过引用将包括说明书、附图以及摘要的于2013年11月7日提交的日本专利申请No.2013-231020的全部内容整体合并在此。

技术领域

本发明涉及一种半导体器件。更加具体地，本发明涉及一种包括数据选通信号接收电路的半导体器件。

背景技术

在现有技术中，已经有已知技术，该已知技术从DRAM读出之后，防止带来从DRAM输出的数据选通信号的高阻抗(中间电平)状态。

例如，日本未经审查的专利公开No.2008-103013描述其中存储器读取控制电路输入与来自于存储器的数据的读取有关的读取请求信号和与读取请求有关的突发长度信息信号的数据选通接收机。当读取请求信号变成有效的时，存储器读取控制电路控制上拉电路以上拉数据选通信号DQS。在检测数据选通信号DQS从高电平到低电平的转变之后，存储器读取控制电路将掩蔽信号设置为去掩蔽状态。在基于突发长度信息信号确定数据选通信号已经重复预定的转变之后存储器读取控制电路将掩蔽信号设置为掩蔽状态。继重复的转变之后，数据选通信号DQS的后导被启动。在后导时段的结束，存储器读取控制电路将数据选通信号DQS上拉到高电平。

发明内容

然而，在上面引用的专利公开中描述的数据选通接收器仅接收单数据选通信号DQS并且被设计成防止带来仅一个数据选通信号的高阻抗状态。

同时，存在接收补充数据选通信号DQS和DQSB的数据选通接收器。通过检测在接收到的信号DQS和DQSB之间的差，这种类型的数据选通接收器能够减少被叠加在信号DQS和DQSB上的噪声。问题是，在上面引用的专利公开中描述的方法不能够被应用于接收补充数据选通信号DQS和DQSB的此数据选通接收器。这是因为接收补充数据选通信号的数据选通接收器将其间的差上拉到高阻抗状态，然而上述专利公开的方法不能够防止带来这样产生的高阻抗状态。

根据本发明的一个实施例，提供一种数据选通接收电路，其包括第一和第二比较器电路。第一比较器电路在将输入端子耦合到端子电位之后并且从前导的开始之前起输出数据选通信号和反相数据选通信号之间的差。第二比较器电路将数据选通信号或者反相数据选通信号的电平与基准电压进行比较并且将表示比较结果的信号输出到控制电路。数据选通接收电路进一步包括门电路和控制电路。门电路使用掩蔽信号掩蔽第一比较器电路的输出信号。控制电路基于从第二比较器电路输出的信号识别前导的开始时刻，在前导的开始之前将掩蔽信号设置为掩蔽状态，并且从前导的开始时刻起将掩蔽信号设置为去掩蔽状态。

因此根据在上面概述的本发明的一个实施例，能够防止带来在信号DQS和DQSB之间的差的高阻抗状态。

附图说明

在阅读下面的描述和附图之后本发明的更进一步的目的和优点将会变得显而易见，其中：

图1是示出作为本发明的第一实施例的半导体器件的结构的图；

图2是第一实施例中的当从DDR-SDRAM中读取数据时生效的时序图；