[发明专利]半导体器件和包括半导体器件的半导体系统

说明书

本发明提供一种半导体器件和包括其的半导体系统。半导体器件包括存储器电路和数据输出电路。存储器电路在第一模式中输出具有第一突发长度的第一内部数据，以及在第二模式中输出第一内部数据和第二内部数据。第一内部数据和第二内部数据之和具有第二突发长度。数据输出电路在第一模式中经由第一输入/输出I/O线输出第一内部数据作为第一输出数据。数据输出电路在第二模式中经由第一I/O线输出第一内部数据作为第一输出数据以及经由第二I/O线输出第二内部数据作为第二输出数据。在第二模式中，数据输出电路根据第一内部数据和第二内部数据的逻辑电平组合来控制内部电流以产生第一输出数据和第二输出数据。

相关申请的交叉引用

本申请要求2018年2月28日提交的申请号为10-2018-0024195的韩国申请的优先权，其通过引用整体合并于此。

技术领域

本公开的实施例总体而言涉及半导体器件和半导体系统，更具体地，涉及有关于经由在具有不同突发长度(burst length)的第一模式和第二模式中共享的输入/输出(I/O)线来输出数据的半导体器件。

背景技术

近来已经对半导体器件进行了持续的开发以工作于高速度。因此，半导体器件已经被设计成同步于外部时钟信号来接收和输出数据。突发操作(burst operation)对应于用于同步于外部时钟信号而接收和输出数据的典型操作。根据突发操作，如果突发长度由模式寄存器组(MRS)设定，则半导体器件可以响应于单个写入命令或单个读取命令而连续地接收或输出与突发长度相对应的多个数据。

针对突发操作而设定的突发长度(BL)可以具有诸如四、八和十六的各种值中的任意一种。如果突发长度(BL)被设定成八(即，BL＝8)，则“8”比特位的数据可以通过单个写入命令或单个读取命令连续地(或同时地)输入给半导体器件或从半导体器件输出。此外，半导体器件可以控制用于改变突发长度的模式以工作于具有为四的突发长度的“×4”模式、具有为八的突发长度的“×8”模式、或具有为十六的突发长度的“×16”模式。突发长度可以与半导体器件的比特位组织(bit organization)相关。

发明内容

根据一个实施例，一种半导体器件可以包括存储器电路和数据输出电路。存储器电路可以被配置成在第一模式中输出具有第一突发长度的第一内部数据，以及在第二模式中输出所述第一内部数据和第二内部数据。所述第一内部数据和所述第二内部数据之和具有第二突发长度。数据输出电路可以被配置成在所述第一模式中经由第一输入/输出(I/O)线来输出所述第一内部数据作为第一输出数据。此外，所述数据输出电路可以被配置成在所述第二模式中经由所述第一I/O线输出所述第一内部数据作为所述第一输出数据以及经由第二I/O线输出所述第二内部数据作为第二输出数据。在所述第二模式中，所述数据输出电路可以被配置成根据所述第一内部数据和所述第二内部数据的逻辑电平组合来控制内部电流以产生所述第一输出数据和所述第二输出数据。

根据一个实施例，一种半导体系统可以包括第一半导体器件和第二半导体器件。所述第一半导体器件可以被配置成输出第一模式信号和第二模式信号，以及接收加载到第一输入/输出(I/O)线和第二I/O线上的数据。所述第二半导体器件可以被配置成基于所述第一模式信号而经由所述第一I/O线来输出第一内部数据作为第一输出数据。此外，所述第二半导体器件可以被配置成基于所述第二模式信号而经由所述第一I/O线来输出所述第一内部数据作为所述第一输出数据以及经由所述第二I/O线来输出第二内部数据作为第二输出数据。如果所述第二模式信号被使能，则所述第二半导体器件可以被配置成根据所述第一内部数据和所述第二内部数据的逻辑电平组合来控制内部电流以产生所述第一输出数据和所述第二输出数据。

附图说明

图1是图示根据本公开的一个实施例的半导体系统的配置的框图。

图2是图示图1中所示的半导体系统的第二半导体器件中包括的第一数据输出电路的配置的框图。

图3是图示图2的第一数据输出电路中包括的第一数据发生电路的配置的框图。