[发明专利]基于二维半导体异质结的与/或逻辑门电路及其实现和制备方法

权利要求书

1.一种与/或逻辑门电路，其特征在于，所述与/或逻辑门电路包括一个二维半导体异质结器件，一个PMOS管M1，一个NMOS管M2，两个固定电阻R1和R2，其中，所述二维半导体异质结器件包括绝缘衬底，以及绝缘衬底上的第一二维半导体材料；在所述第一二维半导体材料上方，两端分别有第二二维半导体材料和第三二维半导体材料与之形成纵向堆叠，并形成两个单向导电性方向相同的异质PN结，且所述第二二维半导体材料和第三二维半导体材料之间互不相连；两个异质PN结共用的电极位于第一二维半导体材料上方，非共用电极分别位于第二二维半导体材料和第三二维半导体材料上方；PMOS管M1和NMOS管M2与二维半导体异质结器件共用一个栅电极；PMOS管M1的漏端接二维半导体异质结器件的共用电极，源端接固定电阻R1，固定电阻R1的另一端连接电源电压V_DD；NMOS管M2的漏端接二维半导体异质结器件的共用电极，源端接固定电阻R2，固定电阻R2的另一端接地V_SS。

2.如权利要求1所述的与/或逻辑门电路，其特征在于，所述第一二维半导体材料、第二二维半导体材料、第三二维半导体材料分别选自下列材料中的一种：WSe₂、SnS₂、MoS₂、MoSe₂、WS₂、SnSe₂和WTe₂，且第一二维半导体材料和第二二维半导体材料形成的PN结与第一二维半导体材料和第三二维半导体材料形成的PN结的单向导电性方向相同。

3.如权利要求2所述的与/或逻辑门电路，其特征在于，所述第一二维半导体材料为WSe₂，所述第二二维半导体材料为SnS₂，所述第三二维半导体材料为MoS₂。

4.如权利要求1所述的与/或逻辑门电路，其特征在于，所述第一二维半导体材料、第二二维半导体材料、第三二维半导体材料的厚度均为1nm~10nm。

5.如权利要求1所述的与/或逻辑门电路，其特征在于，所述二维半导体异质结器件的栅电极位于绝缘衬底的背面，或者采用顶栅结构，即在所述PN结上方生长一层绝缘栅介质，栅电极位于绝缘介质上方。

6.如权利要求1所述的与/或逻辑门电路，其特征在于，两个异质PN结共用的电极和非共用电极为金属电极，并与所连接的二维半导体材料形成欧姆接触。

7.权利要求1~6任一所述的与/或逻辑门电路的实现方法，以位于第二二维半导体材料和第三二维半导体材料上方的两个非共用电极为门的输入端，两个异质PN结共用的电极为门的输出端；使所述二维半导体异质结器件的栅压V_G为负值，实现与逻辑功能；使所述二维半导体异质结器件的栅压V_G为正值，实现或逻辑功能。