[发明专利]垂直场效应晶体管和包括其的半导体器件

说明书

提供了垂直场效应晶体管(vFET)和包括其的半导体器件。该vFET包括在衬底的上部处并掺杂以第一杂质的第一杂质区。第一扩散控制图案形成在第一杂质区上。第一扩散控制图案配置为控制第一杂质的扩散。沟道在与衬底的上表面基本上正交的垂直方向上延伸。第二杂质区在沟道上并掺杂以第二杂质。第二扩散控制图案在沟道与第二杂质区之间。第二扩散控制图案配置为控制第二杂质的扩散。栅极结构与沟道相邻。

技术领域

本发明构思的示例性实施方式涉及垂直场效应晶体管(vFET)，更具体地，涉及包括垂直场效应晶体管的半导体器件。

背景技术

在vFET中，电流可以在垂直延伸的沟道中流动，并且可受到分别设置在沟道上方和下方的上杂质区和下杂质区的掺杂浓度以及围绕沟道的栅极结构与杂质区之间的距离影响。在包括多个vFET的半导体器件中，如果vFET中的杂质区的掺杂浓度或者栅极结构与杂质区之间的距离不均一，则半导体器件的可靠性会劣化。

发明内容

根据本发明的一示例性实施方式，一种垂直场效应晶体管(vFET)包括在衬底的上部处并掺杂以第一杂质的第一杂质区。第一扩散控制图案形成在第一杂质区上。第一扩散控制图案配置为控制第一杂质的扩散。沟道在与衬底的上表面基本上正交的垂直方向上延伸。第二杂质区在沟道上并掺杂以第二杂质。第二扩散控制图案在沟道与第二杂质区之间。第二扩散控制图案配置为控制第二杂质的扩散。栅极结构与沟道相邻。

根据本发明的一示例性实施方式，一种半导体器件包括在衬底的上部处并掺杂以第一杂质的第一杂质区。第一扩散控制图案在第一杂质区上。第一扩散控制图案配置为控制第一杂质的扩散。沟道沿着平行于衬底的上表面的方向在第一扩散控制图案上彼此间隔开。沟道的每个在与衬底的上表面基本上正交的垂直方向上延伸。第二杂质区掺杂以第二杂质并位于沟道上方。第二扩散控制图案在沟道的每个与第二杂质区之间。第二扩散控制图案配置为控制第二杂质的扩散。栅极结构与沟道相邻。

根据本发明的一示例性实施方式，一种半导体器件包括在衬底上彼此间隔开的第一扩散控制图案。第一杂质区在第一扩散控制图案下方、在衬底的上部处并掺杂以第一杂质。沟道在第一扩散控制图案上。沟道的每个在与衬底的上表面基本上正交的垂直方向上延伸。第二杂质区掺杂以第二杂质并位于沟道上方。第二扩散控制图案在沟道的每个与第二杂质区之间。第二扩散控制图案配置为控制第二杂质的扩散。栅极结构与沟道相邻。

根据本发明的一示例性实施方式，一种半导体器件包括衬底和位于衬底的上部处的第一杂质区。第一扩散控制图案设置在第一杂质区上。第一扩散控制图案包括在与衬底的上表面正交的方向上延伸的多个突起。至少两个沟道位于所述多个突起中的突起上方。栅极结构位于所述至少两个沟道之间。第二扩散控制图案位于所述至少两个沟道上方。第二扩散控制图案沿着与衬底的上表面正交的方向位于栅极结构的上表面之上。第二杂质区设置在第二扩散控制图案上。第二杂质区的上表面具有Z字形形状。金属硅化物图案设置在第二杂质区的上表面上。

根据本发明的示例性实施方式，栅极结构与下杂质区和上杂质区之间的距离可以是基本上恒定的或者可以具有小的分布，因而半导体器件可以具有提高的速度和可靠性。

附图说明

图1是示出根据本发明的一示例性实施方式的半导体器件的剖视图；

图2至13是示出根据本发明的一示例性实施方式的制造半导体器件的方法的剖视图；

图14是示出根据本发明的一示例性实施方式的半导体器件的剖视图；以及

图15至20是示出根据本发明的一示例性实施方式的制造半导体器件的方法的剖视图。

具体实施方式

下面将参照附图更详细地描述本发明的示例性实施方式。就此而言，示例性实施方式可以具有不同的形式，并且不应被解释为限于本发明在此描述的示例性实施方式。在整个说明书和附图中，同样的附图标记可以指同样的元件。