[发明专利]半导体装置及其形成方法

说明书

本发明公开一种半导体装置及其形成方法，半导体装置包含基底、栅极结构、第一介电层、第二介电层、第一插塞与两金属导线。基底设置有浅沟槽隔离以在基底上定义出主动区，而栅极结构设置在基底上，覆盖主动区与浅沟槽隔离之间的交界。第一介电层设置在基底上，覆盖栅极结构，第一插塞则设置在第一介电层内，直接接触栅极结构的导电层与主动区。第二介电层，设置在第一介电层上，其中，第一插塞与栅极结构被第一介电层与第二介电层完全覆盖。两金属导线则设置在该第二介电层内。

技术领域

本发明涉及一种半导体装置及其制作工艺，特别是一种利用多重图案化(multiple patterning)制作工艺所形成半导体装置及其制作工艺。

背景技术

在半导体制作工艺中，一些微结构的制造，需要在半导体基材/膜层、介电材料层或金属材料层等适当的基材或材料层中，利用光刻及蚀刻等制作工艺，形成具有精确尺寸的微小图案。为达到此目的，在传统的半导体技术中，是在目标材料层之上形成掩模层(mask layer)，以便先在该掩模层中形成/定义这些微小图案，随后将该些图案转移至目标膜层。一般而言，掩模层例如是通过光刻制作工艺形成的图案化光致抗蚀剂层，和/或利用该图案化光致抗蚀剂层形成的图案化掩模层。

随着集成电路的复杂化，这些微小图案的尺寸不断地减小，所以用来产生特征图案的设备就必须满足制作工艺分辨率及叠对准确度(overlay accuracy)的严格要求，单一图案化(single patterning)方法已无法满足制造微小线宽图案的分辨率需求或制作工艺需求。是以，如何改良该些微结构的现有制作工艺即为本领域现今的重要课题之一。

发明内容

本发明的一目的在于提供一种半导体装置及其制作工艺，其是利用多重图案化制作工艺，例如一自对准双重图案化制作工艺(self-aligned double patterning,SADP)，以配合实际元件的配置需求而在不同区域内形成间距、尺寸、形状与排列各异的微结构。由此，可在简化制作工艺与节省掩模数的前提下，形成布局相对密集且尺寸相对微小的半导体结构，并配合该半导体装置的特定元件，使该些微小的半导体结构能提供特殊的布局。

为达上述目的，本发明的一实施例提供一种半导体装置，其包含一基底、一栅极结构、一第一介电层、一第二介电层、一第一插塞与两金属导线。该基底设置有一浅沟槽隔离以在该基底上定义一主动(有源)区，而该栅极结构则设置在该基底上，覆盖该主动区与该浅沟槽隔离之间的交界。该第一介电层设置在该基底上，覆盖该栅极结构，而该第一插塞则设置在该第一介电层内，以直接接触该栅极结构的一导电层与该主动区。该第二介电层设置在该第一介电层上，其中，该第一插塞与该栅极结构被该第一介电层与该第二介电层完全覆盖。两金属导线则设置在该第二介电层内

为达上述目的，本发明的一实施例提供一种半导体装置的形成方法，其包含以下步骤。首先，提供一基底，该基底形成有一浅沟槽隔离与一主动区。接着，在该基底上形成一目标层，并且于该目标层上形成一掩模层，该掩模层包含一封闭矩圈状的沟槽。然后，在该掩模层上形成一第一光致抗蚀剂层，该第一光致抗蚀剂层包含多个相互平行且朝向一第一方向延伸的多个第一图案，该些第一图案部分重叠于该封闭矩圈状的沟槽。之后，通过该第一光致抗蚀剂层与该掩模层图案化该目标层，形成多个第一目标图案与多个第二目标图案，该些第二目标图案彼此对称且具有大于该些第一目标图案的一间距。

整体来说，本发明主要是提供一种利用多重图案化制作工艺来形成不同区域内半导体装置的微结构的方法。该方法例如是利用两次自对准双重图案化制作工艺在一区域内形成尺寸规则且微小、布局密集且呈阵列排列的一目标图案，对位于下方的导电结构。并且，在该两次自对准双重图案化制作工艺的过程中，同时在另一区域内形成形状、尺寸与间距都不同的其他目标图案，并且刻意使得其他目标图案可不对位于下方的导电结构。据此，本实施例的制作工艺不仅能通过相同的制作工艺在不同区域内形成间距、尺寸、形状与排列各异的目标图案，还可进一步使位于同一区域内的目标图案也具有间距、尺寸与形状的差异，以便更能配合实际元件的配置需求，故有利于在制作工艺简化的前提下，形成具有特殊元件布局的半导体装置。