[发明专利]一种新型高k栅介质复合薄膜及其制备方法有效

专利信息
申请号: 201811045596.1 申请日: 2018-09-07
公开(公告)号: CN109148571B 公开(公告)日: 2021-03-02
发明(设计)人: 李栓;武燕庆;傅凯;田文怀;郑捷;李星国 申请(专利权)人: 北京大学
主分类号: H01L29/51 分类号: H01L29/51;H01L21/28;C23C14/34
代理公司: 北京康思博达知识产权代理事务所(普通合伙) 11426 代理人: 刘冬梅;范国锋
地址: 100871*** 国省代码: 北京;11
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摘要:
搜索关键词: 一种 新型 介质 复合 薄膜 及其 制备 方法
【说明书】:

发明公开了一种新型高k栅介质复合薄膜及其制备方法,其中,所述复合薄膜包括在衬底上由下到上用溅射的方法依次溅射的第一层薄膜和第二层薄膜,其中,所述第一层薄膜由稀土靶材和铝靶材在含氧气体中溅射得到。所述制备方法包括:步骤1,选择衬底,并对衬底和靶材进行预处理;步骤2,在衬底上溅射第一层薄膜;步骤3,在第一层薄膜上溅射第二层薄膜,得到复合薄膜;步骤4,将得到的复合薄膜进行退火处理,制备得到新型高k栅介质复合薄膜。本发明所述方法简单,易于实现,易于扩大生产,制备得到的复合薄膜具备优良的综合电性能。

技术领域

本发明属于微电子领域,具体涉及CMOS(互补金属氧化物半导体)结构中的栅介质材料,特别涉及一种新型双层高k栅介质复合薄膜及其制备方法。

背景技术

Gordon Moore在1965年预言了著名的摩尔定律(Moore law):半导体芯片的集成度以每18个月翻一番的速度增长。按照摩尔定律发展的要求,栅介质厚度要按比例缩小,大幅度减小栅介质厚度的结果是栅介质的漏电流将呈指数形式增加,甚至绝缘失效,引发芯片高功耗和散热问题。传统栅介质材料SiO2的介电常数低(k=3.9),SiO2的极限厚度成为Si基集成电路集成度进一步提高的瓶颈。当SiO2厚度减至厚度范围时,将出现掺杂离子渗透,可靠性下降,高漏电流和低击穿电压等问题。所以SiO2越来越不能满足器件进一步等比例缩小的需求,为了延续摩尔定律和集成电路的长远发展,需要寻找新型栅介质材料取代SiO2

而现有材料中,介电常数越大,禁带宽度就越小,不满足优良栅介质材料既要具有高介电常数(高k),又要具有较大禁带宽度的要求。

因此,开发一种兼具高介电常数和高禁带宽度、热稳定性高且制备方法简单的栅介质材料,是目前亟需解决的问题。

发明内容

为了克服上述问题,本发明人进行了锐意研究,结果发现:通过调节退火时间、退火气氛、溅射条件等,得到了一种制备得到了非晶态双层高k栅介质复合薄膜的方法,且制备得到的复合薄膜具有较大的介电常数、禁带宽度,热稳定性高,从而完成了本发明。

具体来说,本发明的目的在于提供以下方面:

第一方面,提供了一种新型高k栅介质复合薄膜,其中,所述复合薄膜包括在衬底上由下到上用溅射的方法依次溅射的第一层薄膜和第二层薄膜,其中,所述第一层薄膜为由稀土靶材和铝靶材在含氧气体中溅射得到。

第二方面,提供了一种第一方面所述的复合薄膜的制备方法,其中,所述方法包括以下步骤:

步骤1,选择衬底,对衬底进行清洗并对靶材进行预处理;

步骤2,在衬底上溅射第一层薄膜;

步骤3,在第一层薄膜上溅射第二层薄膜,得到复合薄膜;

任选地,还包括步骤3',将复合薄膜制备成MOS结构;

步骤4,将得到的复合薄膜或复合薄膜制成的MOS结构进行退火处理。

本发明所具有的有益效果包括:

(1)本发明所述的新型高k栅介质复合薄膜,为非晶态,具有较高的复合薄膜的禁带宽度、介电常数,耐高温性能佳;

(2)本发明所述的新型高k栅介质复合薄膜的制备方法,操作简单,条件易控,易于大规模生产;

(3)本发明所述的制备方法,将制得的产品在适宜的退火温度及退火气氛下进行处理,能够显著提高薄膜的介电常数,降低薄膜的漏电流密度。

附图说明

图1示出本发明实施例1制备的复合薄膜的X射线衍射图;其中,曲线a示出实施例1的X射线衍射结果,曲线b示出硅衬底的X射线衍射结果;

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