[发明专利]电子封装件及其制法

说明书

一种电子封装件及其制法，于一侧设有第一电子元件的线路结构的另一侧上设置第二电子元件与导电柱，且通过封装体包覆该第二电子元件与导电柱，令该导电柱的一端面外露于该封装体，以通过该导电柱的外露端面外接一电路板，故通过该导电柱的端面作为接点，以利于细间距的封装需求，并且通过该导电柱呈高脚结构所提供的充足空间特征，得以令该第二电子元件不用薄型化而能保有适当的厚度以确保结构强度及满足大电压、大电流的使用功能需求。

技术领域

本发明涉及一种半导体封装技术，尤其涉及一种多芯片型电子封装件及 其制法。

背景技术

随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。 为了满足电子封装件微型化(miniaturization)的封装需求，发展出芯片级封装 (Chip ScalePackage，简称CSP)的技术。

图1A至图1E为现有的半导体封装件1的制法的剖面示意图。

如图1A所示，形成一离形层100于一承载件10上。接着，置放多个半 导体芯片11于该离形层100上，多个半导体芯片11具有相对的作用面11a 与非作用面11b，该作用面11a上均具有多个电极垫110，且该作用面11a 粘贴于该离形层100上。

如图1B所示，形成一封装胶体14于该离形层100上，以包覆多个半导 体芯片11。

如图1C所示，移除该离形层100与该承载件10，使多个半导体芯片11 的作用面11a外露。

如图1D所示，形成一线路结构16于该封装胶体14与多个半导体芯片 11的作用面11a上，令该线路结构16电性连接该电极垫110。接着，形成 一绝缘保护层18于该线路结构16上，且该绝缘保护层18外露该线路结构 16的部分表面，以供结合焊锡凸块17。

如图1E所示，沿如图1D所示的切割路径L进行切单工艺，以获取多 个半导体封装件1，以通过回焊该焊锡凸块17而电性连接于一电路板(图略) 上。

然而，现有的半导体封装件1为了符合微小化的需求，该线路结构16 的线路间距愈来愈小，致使多个焊锡凸块17的间距也缩小，故于回焊该焊 锡凸块17后，相邻的焊锡凸块17容易桥接(bridge)而发生短路，导致产品良 率下降及可靠度不佳。

此外，现有的半导体封装件1为了符合终端产品的多功能及高功效的需 求，故于切单工艺时，将多个半导体芯片11形成于同一平面上(如图1E所 示)，因而该半导体封装件1的整体结构的平面面积过大，进而难以缩小终 端产品的体积。

另外，为了满足该半导体封装件1的薄型化整体封装厚度的需求，因而 会薄化该半导体芯片11，但薄化后的半导体芯片11的结构强度往往不足， 致使该半导体芯片11容易碎裂，且薄型半导体芯片11的集成电路布设空间 有限，致使该半导体芯片11无法满足大电压大电流的使用功能需求。

因此，如何缩小现有的多芯片的半导体封装件的占用面积，确保芯片的 结构强度，以及满足大电压、大电流的使用需求，实已成目前亟欲解决的课 题。

发明内容

鉴于上述现有技术的缺陷，本发明提供一种电子封装件及其制法，可大 幅缩小该电子封装件的平面面积，并符合多功能及高功效的需求。

本发明的电子封装件，包括线路结构、第一电子元件、第一封装体、第 二电子元件、多个导电柱及第二封装体。线路结构具有相对的第一侧与第二 侧；第一电子元件设于该线路结构的第一侧上；第一封装体包覆该第一电子 元件；第二电子元件设于该线路结构的第二侧上；多个导电柱形成于该线路 结构的第二侧上且电性连接该线路结构；第二封装体包覆该第二电子元件与 该导电柱，且该第二封装体具有一结合该线路结构的第一表面与一相对该第 一表面的第二表面，令该导电柱的一端面外露于该第二封装体的第二表面。