[发明专利]针对PCIE进行SRIS模式选择的系统、方法和装置在审
| 申请号： | 201811030425.1 | 申请日： | 2018-09-05 |
| 公开（公告）号： | CN109634899A | 公开（公告）日： | 2019-04-16 |
| 发明（设计）人： | D·J·哈里曼;D·达斯夏尔马;D·S·弗勒利克;S·O·斯泰利 | 申请（专利权）人： | 英特尔公司 |
| 主分类号： | G06F13/42 | 分类号： | G06F13/42;G06F8/51 |
| 代理公司： | 永新专利商标代理有限公司 72002 | 代理人： | 刘瑜;王英 |
| 地址： | 美国加*** | 国省代码： | 美国;US |
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| 摘要： | |||
| 搜索关键词： | 下游端口 上游端口 系统时钟 计算机程序产品 方法和装置 参考时钟 链路连接 模式操作 模式选择 选择机制 下游端 扩频 链路 配置 计时 | ||
1.一种用于操作上游组件的下游端口的方法，所述上游组件跨符合快速外围组件互连(PCIe)的链路连接到一个或多个下游组件，所述方法包括：
确定所述下游端口支持一个或多个具有独立扩频计时(SSC)的分离参考时钟(SRIS)模式选择机制；
确定从所述下游端口到对应的上游端口的系统时钟配置，所述对应的上游端口通过所述符合PCIe的链路连接到所述下游端口；
在所述下游端口中设置SRIS模式；以及
使用所确定的系统时钟配置跨所述链路从所述下游端口发送数据。
2.根据权利要求1所述的方法，其中，在所述下游端口中设置所述SRIS模式包括至少部分地基于对所述系统时钟配置的所述确定来设置所述SRIS模式。
3.根据权利要求1所述的方法，还包括跨所述符合PCIe的链路将所述SRIS模式传送到连接到所述下游端口的一个或多个上游端口。
4.根据权利要求3所述的方法，其中，所述一个或多个上游端口包括重定时器的伪端口。
5.根据权利要求1所述的方法，其中，确定所述下游端口支持一个或多个SRIS模式选择机制包括确定在链路相关联的寄存器中SRIS模式选择机制比特被置位。
6.根据权利要求5所述的方法，其中，所述链路相关联的寄存器包括链路能力寄存器。
7.根据权利要求6所述的方法，其中，在所述链路能力寄存器中被置位的所述比特包括被置位以指示存在SRIS模式选择能力的23比特。
8.根据权利要求5所述的方法，其中，所述链路相关联的寄存器包括链路控制寄存器。
9.根据权利要求8所述的方法，其中，在所述链路控制寄存器中被置位的所述比特包括被置位以指示SRIS模式选择的12比特。
10.根据权利要求1所述的方法，其中，确定系统时钟配置包括使用带外管理接口来确定所述系统时钟配置，所述带外管理接口包括系统管理总线。
11.一种有形地体现在非暂时性计算机可读介质上的计算机程序产品，所述计算机程序产品包括指令，所述指令在被执行时使得体现在符合快速外围组件互连(PCIe)协议的根端口控制器上的逻辑用于：
确定与上游组件相关联的下游端口支持一个或多个具有独立扩频计时(SSC)的分离参考时钟(SRIS)模式选择机制，所述上游组件与所述根端口控制器进行通信；
确定从所述下游端口到对应的上游端口的系统时钟配置，所述对应的上游端口通过符合PCIe的链路连接到所述下游端口；
在所述下游端口中设置SRIS模式；以及
使用所确定的系统时钟配置跨所述链路从所述下游端口发送数据。
12.根据权利要求11所述的计算机程序产品，其中，在所述下游端口中设置所述SRIS模式包括至少部分地基于对所述系统时钟配置的所述确定来设置所述SRIS模式。
13.根据权利要求11所述的计算机程序产品，所述指令用于跨所述符合PCIe的链路将所述SRIS模式传送到连接到所述下游端口的一个或多个上游端口。
14.根据权利要求13所述的计算机程序产品，其中，所述一个或多个上游端口包括重定时器的伪端口。
15.根据权利要求11所述的计算机程序产品，其中，确定所述下游端口支持一个或多个SRIS模式选择机制包括确定在链路相关联的寄存器中SRIS模式选择机制比特被置位。
16.根据权利要求15所述的计算机程序产品，其中，所述链路相关联的寄存器包括链路能力寄存器。
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