[发明专利]半导体装置

说明书

半导体装置具备第1半导体层、设置在上述第1半导体层上的第2半导体层、设置在上述第2半导体层上的第3半导体层、以及分别设置在具有从上述第3半导体层的上表面到上述第1半导体层之中的深度的多个沟槽的内部的多个控制电极。上述半导体装置还具备：设置在上述多个控制电极之中的相邻的第1控制电极以及第2控制电极之间的绝缘区域；设置在上述第1半导体层、上述第1控制电极以及上述第2控制电极与上述绝缘区域之间的第4半导体层；与上述第1控制电极以及上述第4半导体层相接的第1绝缘膜；以及与上述第2控制电极以及上述第4半导体层相接的第2绝缘膜。上述绝缘区域的上述第1半导体层中的端部位于比上述多个控制电极的上述第1半导体层中的端部低的层级。

相关申请的交叉引用

本申请以日本专利申请2018－54798号(申请日：2018年3月22日)为基础申请主张优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及半导体装置。

背景技术

功率MOS晶体管等功率控制用半导体装置中，要求高耐压、低导通电阻。例如，具有沟槽栅构造的纵型MOS晶体管中，要求缓和沟槽栅的周边的电场集中而维持耐压。此外，希望扩大相邻的沟槽栅之间的电流路径来减小导通电阻。

发明内容

实施方式提供高耐压且低导通电阻的半导体装置。

实施方式的半导体装置具备：第1导电型的第1半导体层；设置在上述第1半导体层上的第2导电型的第2半导体层；设置在上述第2半导体层上的第1导电型的第3半导体层；多个控制电极，分别设置于具有从上述第3半导体层的上表面到达上述第1半导体层之中的深度的多个沟槽的内部；以及绝缘区域，设置在上述多个控制电极之中的、在沿着上述第1半导体层与上述第2半导体层的界面的方向上相邻的第1控制电极以及第2控制电极之间，在从上述第3半导体层朝向上述第1半导体层的方向上延伸。此外，还具备：第2导电型的第4半导体层，设置在上述绝缘区域与上述第1半导体层之间、上述绝缘区域与上述第1控制电极之间、以及上述绝缘区域与上述第2控制电极之间；第1绝缘膜，设置在上述第1控制电极与上述第4半导体层之间，位于上述第1控制电极以及上述第4半导体层之间的部分整体与上述第4半导体层相接；第2绝缘膜，设置在上述第2控制电极与上述第4半导体层之间，位于上述第2控制电极以及上述第4半导体层之间的部分整体与上述第4半导体层相接；以及电极，连接于上述第3半导体层以及上述第4半导体层。上述多个控制电极分别在从上述第3半导体层朝向上述第1半导体层的方向上延伸，上述第1半导体层中的端部位于比上述第1半导体层与上述第2半导体层的界面低的层级，上述绝缘区域的上述第1半导体层中的端部位于比上述多个控制电极的端部低的层级。

附图说明

图1A以及图1B是表示实施方式的半导体装置的示意截面图。

图2A～图6C是表示实施方式的半导体装置的制造过程的示意截面图。

图7A～图7C是表示实施方式的半导体装置的其他制造过程的示意截面图。

图8是表示实施方式的变形例的半导体装置的示意截面图。

图9是表示实施方式的其他变形例的半导体装置的示意截面图。

图10是表示比较例的半导体装置的示意截面图。

图11是表示实施方式的另一个变形例的半导体装置的示意截面图。

具体实施方式

以下，参照附图对实施方式进行说明。关于附图中的相同的部分，附加相同的标号并适当省略其详细的说明，对不同的部分进行说明。另外，附图是示意性的或概念性的，各部分的厚度与宽度的关系、部分间的大小比率等并不一定与现实的结构相同。此外，即使在表示相同的部分的情况下，也有根据附图而将彼此的尺寸及比率不同地表示的情况。