[发明专利]一种高速GII译码器的硬件架构

说明书

本发明公开了一种高速Generalized Integrated Interleaved(GII)code译码器的硬件架构。现有文献对GII的译码算法研究仅仅停留在软件层面，本发明首次提出了GII译码器的硬件架构。该架构充分利用GII码的特性，拥有极高的速度。为满足高吞吐率的要求，在interleave层面采用全并行；而在符号层面，校正子计算单元、嵌套校正子计算单元、钱搜索单元和数值计算单元均采用部分并行。针对算法中嵌套校正子的计算和关键方程系数更新两个部分，本发明设计了对应的高效硬件架构。而在逆矩阵乘法模块中，免去了复杂的矩阵求逆，使用查找表来实现。本架构可以达到极高的吞吐率，再考虑到GII码本身极低的译码复杂度，很适合应用在要求高速和低功耗FEC方案的场景中。

技术领域

本发明涉及集成电路及通信技术领域，特别涉及一种高速GII译码器的硬件架构。

背景技术

Generalized Integrated Interleaved(GII)码是一种多级码，他的提出是为了解决分布式存储系统中的纠错问题。GII码的构造十分灵活，不管是码长、层数还是校验位，都可以根据性能指标进行选择。最原始的GII码编码算法不明确，译码算法也十分复杂，被学术界忽略了很久。近几年，关于GII编码算法和更高效的译码算法相继提出，使得GII码重新引起相关研究者的重视。

GII码的译码算法是一种分层译码的算法，这种特性使他在错误很少的时候可以在前几层完成译码，因此相应的译码复杂度将会很低，译码器的功耗也会处于一个较低的水平。另一方面，采用了BM相关算法的GII码可以在译码过程中复用前面的结果，使得BM的迭代次数大大减少，正是这种特性使得GII译码器还拥有极低的译码延迟。

现阶段对GII码的研究仅仅停留在存储系统中的运用，并且仅停留在软件实现的阶段，而光通信等多种通信系统都希望拥有高吞吐率、低延迟和低功耗的纠错码译码器。因此GII码有着极大的潜力，成为例如以太网等通信标准中的纠错码方案，对于GII译码器硬件架构的研究也显得意义重大。

发明内容

本发明首次提出了GII译码器的硬件架构，本架构旨在满足以太网等吞吐率大于等于100Gbps的高速通信系统对译码器的要求。

相应的GII译码硬件架构主要包括以下几个部分：

●校正子计算单元，对于整体GII码字，所有interleave的校正子并行计算；对于单个interleave，J个符号并行计算。校正子计算单元只计算低阶校正子。

●关键方程计算单元，采用riBM算法，riBM计算单元数目等于interleave的数目，每个riBM单元中的基本单元数目等于最大纠错能力的三倍。

●钱搜索和错误数值计算模块均采用所有interleave并行，单个interleave进一步采用J个符号并行。错误数值计算只在最后一次迭代完成后进行，用于对GII码字的纠错。

●高阶嵌套校正子计算单元通过计算出错误译码的interleave的高阶校正子和正确译码的interleave的r(α^j)，再乘上转化矩阵，得到高阶嵌套校正子。

●逆矩阵乘法模块将高阶嵌套校正子转化为高阶校正子。

●关键方程系数更新单元在每次迭代前更新关键方程计算单元中寄存器存放的系数。

附图说明

图1为本发明提出的GII译码器架构的顶层框架图；

图2为关键方程计算单元架构图；

图3为一个可解码的interleave高阶校正子计算模块的架构图；

图4为r(α^j)计算单元的架构图；