[发明专利]一种IC版图焊垫之间ESD电阻的调整方法

说明书

本发明公开一种IC版图焊垫之间ESD电阻的调整方法，包括:步骤S101，预定义规则检查文件中不同类型信号的焊垫；步骤S102，定义不同的信号焊垫对及其之间的最大ESD阻值；步骤S103，所述信号焊垫和所述电源焊垫分别打上测试标识；步骤S104，加载寄生电阻参数提取规则文件以提取版图的寄生参数；步骤S105，执行规则检查文件以生成报告；步骤S106，根据生成的输出报告来判断待检测焊垫区域内放电路径的金属走线的阻值总和是否大于设定的最大ESD阻值，是则进入步骤S107通过调整焊垫间距或金属走线宽度以减小金属走线的电阻，否则进入步骤S108得出所述ESD电阻值处于安全值范围内，提高自动调整的准确性。

技术领域

本发明涉及一种半导体集成电路设计领域，尤其涉及一种IC版图焊垫之间ESD电阻的调整方法。

背景技术

ESD(electrostatic discharge)是当今集成电路中重要的可靠性问题之一，随着器件尺寸的不断减小，ESD失效风险成为集成电路设计关注的焦点。众所周知，静电发生时会产生极高的电压脉冲和瞬间大电流作用于芯片的管脚上，如果芯片内部的防ESD保护结构没能及时释放这些能量，将会对芯片造成不可逆转的损伤。进一步，芯片的抗ESD结构设计依靠合理的ESD保护电路设计和IC版图设计，其中IC版图设计至关重要，不合理的IC版图往往成为ESD结构设计失败风险的根源。对于芯片ESD能力测试目前业界也有了一些标准(如下表1) ,如何能达到ESD能力要求，同时保证芯片尺寸尽量能够保证最小，这方面有很多要求。IO PAD区域及其连接则是防护ESD损伤的关键。

表1

随着制程的进步，IC内部的寄生组件间的间距也越来越小，这使得该寄生的组件具有更高的增益(Gain)及更易被触发的特性，这杂散电阻/电容对ESD箝制电路的防护功能上产生影响。在先进的VLSI中，芯片的尺寸是越来越大，相对地环绕整个芯片的VDD与VSS线是拉得更长，其所相对产生的杂散电阻效应也会增加，这反而降低ESD箝制电路的防护效果。故设计IC版图中静电放电路径的走线电阻，减小各个端口焊垫之间的静电放电路径ESDpath的走线电阻，已成为ESD结构设计的关键所在。

目前通用的方法是根据已有经验，目视检查计算两个端口焊垫之间距离不能超过某个设计经验值，连接的金属线宽度要达到某个经验值。这样来判断两个IO端口焊垫之间的电阻小于某个标准值。但是IC版图中连线非常复杂，特别对于先进制程，有多层金属，很多连线，检查很繁琐同时目视检查会有很大偏差。而现有的技术手段主要有以下两种方法获取静电放电路径ESD path的走线电阻：

1）依靠经验值进行人工粗略计算，该种计算方法的误差非常大，且IC版图改动后需重新计算，工作繁琐。

2）提取版图寄生电阻参数，进行网表仿真，但提取寄生参数会的仿真时间长，极大增加人力和时间成本，并且版图改动后也需重新计算，工作繁琐。

发明内容

本发明提出一种IC版图焊垫之间ESD电阻的调整方法，用于在芯片自动化验证平台上准确优化地检查各信号端口的焊垫之间的静电放电路径金属走线电阻。