[发明专利]一种采用时间数字转换器(TDC)的RC时间常数校正电路及方法

说明书

本发明涉及集成电路设计技术领域，公开了一种采用时间数字转换器(TDC)的RC时间常数校正电路。在集成电路设计领域中，尤其是是射频模拟和数模混合信号集成电路设计中，由于工艺、电压和温度(PVT)的偏差，造成RC时间常数非常的离散，这样就不可避免的需要对RC时间常数进行校正，尤其是像模拟滤波器电路中，带宽的大小和RC时间常数直接相关。TDC通过比较参考时钟周期和由RC时间常数产生的周期中的差值来对RC时间常数进行调整，最终使得RC时间常数为所期望的值。本发明电路通过采用TDC来进行时间常数比较，能够快速的校正得到所期望的值，从而缩短了校正时间，减少了功耗。

技术领域

本发明涉及集成电路设计领域，特别涉及射频模拟及数模混合信号集成电路设计中一种采用时间数字转换器(TDC)的RC时间常数校正电路。

背景技术

在射频及数模混合集成电路中，一些系统指标和时间常数相关，比如在模拟滤波器中，滤波器的带宽就是和RC时间常数相关。滤波器的带宽调整实际上就是RC时间常数的调整。在现代CMOS工艺中，电阻R的工艺偏差约为20％左右，电容C的工艺偏差约为20％左右，这样RC时间常数的偏差就高达40％甚至以上，导致滤波器的带宽也偏差40％甚至以上，这样大的带宽偏差在无线收发机中是完全不可以接受的，因此需要对RC时间常数进行校正。校正的具体策略是每次开机或从Sleep或Deep Sleep中醒来时进行一次校正，校正完成后正常数据通信过程中RC值设置保持不变。在低功耗传输和物联网领域，如蓝牙(Bluetooth)、低功耗蓝牙(Bluetooth Low Energy)，NB-IoT等，功耗是一个特别关注的性能参数指标，因此除数据有效传输以外的功耗要尽可能的低。校正电路在无线SOC中是不参与数据传输的模块，因此这些电路模块的校正时间要短、功耗要低。

在现有的时间常数校正方法技术中，常用的有在一段较长的时间内用计数器直接对振荡信号进行计数，根据计数结果调整电容阵列配置字。为了达到较高的精度，一次计数时间需要较长，同时振荡信号的频率也要较高，这样就增加了功耗。还有的方法是直接在数字基带端发送一个RC常数决定的带宽处的正弦信号，经过发射机链路中的DAC和0dB增益的LPF，然后送给接收机链路中的0dB增益的LPF，经过ADC采样数字量化，然后在数字基带端进行FFT，比较发送正弦信号能量和接收端能量大小，差异为3dB时此时的电容配置字即为所需的RC时间常数配置字，该方法经过了数字基带、发射机链路DAC、LPF和接收机链路LPF、ADC及最后的FFT操作，过程复杂，经过的模块多，消耗的功耗大，时间也长，不适合低功耗应用场景。

本发明只需要一个参考时钟周期就能进行1bit的电容阵列置位判断，因此采用二分法的话校正时间就等于电容阵列位宽乘以参考时钟周期，例如6bit的电容阵列位宽，校正时间仅为(6+1)*Tref，大大的缩短了校正时间，减小了功耗。

发明内容

本发明要解决的技术问题是提供采用TDC的RC时间常数校正电路，其具有时间短、功耗低的优点。本发明提供一种快速进行RC时间常数校正的电路：利用TDC对产生的RC振荡信号和参考时钟进行时间差量化，得到的时间差量化信息送给数字逻辑模块调整振荡频率，直到RC时间常数达到期望值。

为了解决上述问题，本发明的RC时间常数校正电路包括：RC振荡器模块、除2电路模块、时间差比较及控制逻辑模块，其中时间差比较及控制逻辑模块包括时间数字转换器(TDC)和数字逻辑电路。RC振荡器模块的输出连接缓冲器(Buffer)对输出进行整形之后送给除2电路中D触发器的时钟输入端，除2电路的输出端连接时间差比较及控制逻辑模块，为时间差比较及控制逻辑模块提供方波信号Fcomp，时间差比较及控制逻辑模块与RC振荡器模块相连，控制RC振荡器模块的电容阵列以调整振荡器的频率。

时间数字转换器(TDC)的两路时钟信号，一路为除2电路提供方波信号Fcomp，另一路输入为参考时钟信号Fref，时间数字转换器(TDC)对这两路时钟信号的上升沿的时间差进行量化，利用时间数字转换器(TDC)较高的时间差分辨率，在每一个参考时钟周期内得到两路时钟信号的时间差，实现快速对RC时间常数进行量化与校正。