[发明专利]3D存储器件及其制造方法

说明书

本申请公开了一种3D存储器件及其制造方法。所述3D存储器件包括：衬底；堆叠于所述衬底上方的第一叠层结构和第二叠层结构，所述第一叠层结构和第二叠层结构分别包括交替堆叠的多个栅极导体和多个层间绝缘层；以及贯穿所述第一叠层结构和第二叠层结构的多个沟道柱，其中，所述第一叠层结构和所述第二叠层结构的沟道柱相连通，在连接处形成沟道窗口，所述沟道窗口的大小可以改变。该3D存储器件中上下两层叠层结构的叠层层数不同，从而使上下两层沟道层连接处的沟道柱的开口尺寸变大，在进行后续的冲孔过程中获得更大的空间，从而减小或避免连接处沟道柱受损形成泄漏源，也保证了沟道层的连续性，从而提高3D存储器件的良率和可靠性。

技术领域

本发明涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。

在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用贯穿叠层结构的沟道柱实现存储单元串的存放。对于层数较高的堆叠结构，沟道柱的形成较为困难，则采用两个至多个叠层结构堆叠实现，但这样也会使上下层的沟道柱错位，在进行SNON打孔时，会造成层与层连接处的拐角处的沟道柱受损，如不处理会形成泄漏源，从而使得3D存储器件失效。

期望进一步改进3D存储器件的结构及其制造方法，以提高3D存储器件的良率和可靠性。

发明内容

本发明的目的是提供一种改进的3D存储器件及其制造方法，其中，通过增大上下两层叠层结构的叠层层数差而增大两层叠层结构连接处的沟道柱的开口尺寸，从而为后续打孔步骤提供更大的空间，可以减小或避免连接处的沟道柱受损形成泄漏源，也保证了沟道层的连续性，从而提高3D存储器件的良率和可靠性。

根据本发明第一方面，提供一种3D存储器件，包括：衬底；堆叠于所述衬底上方的第一叠层结构和第二叠层结构，所述第一叠层结构和第二叠层结构分别包括交替堆叠的多个栅极导体和多个层间绝缘层；以及分别贯穿所述第一叠层结构和第二叠层结构的多个第一沟道柱和多个第二沟道柱，其中，所述多个第一沟道柱与所述多个第二沟道柱彼此连接，并且，所述多个第一沟道柱在所述第一叠层结构上表面的顶部开口尺寸大于所述多个第二沟道柱在所述第二叠层结构上表面的顶部开口尺寸。

优选地，所述多个第一沟道柱在所述第一叠层结构下表面的底部开口尺寸，大于或等于所述多个第二沟道柱在所述第二叠层结构下表面的底部开口尺寸。

优选地，所述多个第一沟道柱的侧壁倾斜度与所述多个第二沟道住的侧壁倾斜度相同，并且所述多个第一沟道柱的高度大于所述多个第二沟道柱的高度。

优选地，所述第一叠层结构和所述第二叠层结构中的栅极导体和层间绝缘层的厚度分别相同，并且所述第一叠层结构中栅极导体和层间绝缘层的层数大于所述第二叠层结构中栅极导体和层间绝缘层的层数。

优选地，所述第一叠层结构的所述第一沟道柱和所述第二叠层结构的所述第二沟道柱在连接处相互错开一定的距离，从而在所述连接处形成沟道窗口。

优选地，所述沟道窗口的大小随所述第一叠层结构和所述第二叠层结构的叠层层数差的改变而改变。