[发明专利]集成电路制造方法及其制造系统

说明书

本公开提供一种集成电路制造方法，包括建立一掩模模型以及一复合光刻计算(compound lithography computational,CLC)模型，上述掩模模型用以模拟一掩模图像，上述复合光刻计算模型用以模拟一晶圆图案；使用一测量的掩模图像校正上述掩模模型；使用一测量的晶圆数据及校正后的上述掩模模型校正上述复合光刻计算模型；以及使用校正后的上述复合光刻计算模型对一集成电路图案执行一光学邻近校正(OPC)程序，从而产生用于掩模工艺的一掩模图案。

技术领域

本公开涉及一种集成电路制造方法及其制造系统，特别是有关使用光学邻近校正的集成电路制造方法及制造系统。

背景技术

当集成电路技术不断进行至更小的特征尺寸(例如32纳米、28纳米、20纳米或更小)时，集成电路设计更加面临挑战。设计电路的效能受到各种电路图案(例如掺杂井、源极及漏极、栅极、介层窗(vias)/接触窗(contacts)以及其他电路特征)的成像的严重影响。当先进电路设计具有鳍式主动区的三维结构时，形成具有适合形状及尺寸的电路特征更加困难。为了提高转移一设计图案至一晶圆时的成像效应，光学邻近校正(OPC)为必需的。设计图案被调整以在晶圆上产生具有改进的可印刷性的一图像。然而，最终的晶圆结果与各种工艺及因素有关。光刻印刷能力受限于光刻胶模糊、掩模绕射、投影成像分辨率、掩模直写(mask writing)的电子束模糊、光刻胶、蚀刻及/或其他因素。现有的方法在电路效能及工艺成本上不能有效提供优化的晶圆结果。具体来说，在模拟的某些步骤(例如校正)中，掩模绕射与其他因素是没有隔离的(isolated)。

因此，需要一种掩模模拟方法及掩模制造方法以有效减少图案化误差及前面所述问题。

发明内容

本公开提供一种集成电路制造方法，上述方法包括建立一掩模模型以及一复合光刻计算模型，上述掩模模型用以模拟一掩模图像，上述复合光刻计算模型用以模拟一晶圆图案；使用一测量的掩模图像校正上述掩模模型；使用一测量的晶圆数据及校正后的上述掩模模型校正上述复合光刻计算模型；以及使用校正后的上述复合光刻计算模型对一集成电路图案执行一光学邻近校正(OPC)程序，从而产生用于一掩模工艺的一掩模图案。

本公开提供一种集成电路制造方法，上述方法包括使用一测量的掩模图像校正一掩模模型；使用一测量的晶圆数据及校正后的上述掩模模型校正一复合光刻计算模型；以及使用校正后的上述复合光刻计算模型对一集成电路图案执行一光学邻近校正程序，从而产生用于一掩模工艺的一掩模图案。

本公开提供一种集成电路制造系统，上述系统包括一掩模数据模块，被设计以收集掩模成像数据；一晶圆数据模块，被设计以从一掩模制造程序中收集晶圆制造数据；一第一校正模块，被设计以基于上述掩模成像数据校正一掩模模型；一第二校正模块，被设计以基于上述晶圆制造数据校正一复合光刻计算模型；以及一光学邻近校正模块，被设计以使用上述掩模模型及上述复合光刻计算模型执行一光学邻近校正程序。

附图说明

本公开的观点从后续实施例以及附图可以更佳理解。须知示意图为范例，并且不同特征并无示意于此。不同特征的尺寸可能任意增加或减少以清楚论述。

图1为根据本发明实施例的制造集成电路的流程图。

图2为根据本发明实施例的制造集成电路的流程图。

图3及图4为根据本发明实施例的在多个设计站点的集成电路设计布局的示意图。

图5至图8为根据本发明实施例的在多个设计站点的集成电路设计布局的主要特征的示意图。

图9至图12为根据本发明实施例的在多个工艺站点的半导体晶圆的示意图。

图13为根据本发明实施例的用于图1及图2的方法的光学邻近校正系统的示意图。

图14为根据本发明实施例的图像测量系统的示意图。