[发明专利]基于RISC-V指令集的二级流水线架构

权利要求书

1.一种基于RISC-V指令集的二级流水线架构，其特征在于，所述架构包括：取指令单元、执行单元、数据读写单元、长流水线数据处理单元、扩展加速接口协处理器、整数通用寄存器和总线接口单元；

所述取指令单元与执行单元之间设置有IR寄存器和PC寄存器，所述取指令单元取出指令后通过IR寄存器将指令发送至执行单元，所述取指令单元在发送指令的同时通过PC寄存器将指令的PC值发送至执行单元，所述执行单元根据接收的指令和指令PC值对指令进行译码和派遣，所述执行单元通过译码出的操作数寄存器索引读取整数通用寄存器，所述执行单元将指令派遣给数据读写单元、长流水线数据处理单元和扩展加速接口协处理器进行运算，所述执行单元将指令运算的结果写回至整数通用寄存器，所述总线接口单元用于辅助指令传输。

2.根据权利要求1所述的基于RISC-V指令集的二级流水线架构，其特征在于，所述取指令单元包括：Mini-Decode模块、全局分支预测器、PC生成模块、地址判断和ICB总线控制模块、指令传输总线和指令高速缓存存储器；

所述Mini-Decode模块用于对取回的指令进行译码；所述全局分支预测器，用于对经过Mini-Decode模块译码后发现的分支跳转指令进行分支预测；所述PC生成模块，用于生成下一个待取指令的PC值；所述地址判断和ICB总线控制模块，用于根据指令的PC值访问指令传输总线或总线接口单元；所述指令传输总线，用于辅助指令传输；所述指令高速缓存存储器，用于缓存多条指令。

3.根据权利要求1或2所述的基于RISC-V指令集的二级流水线架构，其特征在于，所述执行单元包括：译码与派遣模块、滞外指令追踪先入先出缓存模块、算术逻辑单元和写回仲裁模块；

所述译码与派遣模块，用于对取指令单元发送来的指令进行译码并在读取操作数后将译码后的指令派遣到多个运算单元进行运算；所述滞外指令追踪先入先出缓存模块，用于检测指令的相关性；所述算术逻辑单元，用于根据指令进行运算；所述写回仲裁模块，用于将指令的运算结果写回到通用寄存器。

4.根据权利要求3所述的基于RISC-V指令集的二级流水线架构，其特征在于，所述算术逻辑单元包括：普通算术逻辑运算模块、访问地址生成模块、分支预测解析模块、CSR读写控制模块和多周期乘除法器模块；

所述普通算术逻辑运算模块，用于逻辑运算指令、加减法指令和位移指令的执行；所述访问地址生成模块，用于Load、Store和“A”扩展指令的地址生成，以及“A”扩展指令的微操作拆分和执行；所述分支预测解析模块，用于Branch指令和Jump指令的结果分析和执行；所述CSR读写控制模块，用于CSR读写指令的执行；所述多周期乘除法器模块，用于乘法和除法的指令执行。

5.根据权利要求4所述的基于RISC-V指令集的二级流水线架构，其特征在于，所述数据读写单元包括两组输入ICB总线接口和三组输出ICB总线接口，所述两组输入ICB总线接口分别来自于访问地址生成模块和扩展加速接口协处理器；所述三组输出ICB总线接口分别分发给总线接口单元、指令传输总线和数据传输总线。

6.根据权利要求1所述的基于RISC-V指令集的二级流水线架构，其特征在于，所述执行单元将指令派遣时，检查当前指令是否和之前派遣执行尚未写回的指令存在数据相关性。