[发明专利]集成电路器件鳍、集成电路及其形成方法

说明书

本文提供了集成电路的实例以及用于形成该集成电路的方法。在一些实例中，一种方法包括接收衬底，该衬底包括：在衬底的其余部分上方延伸的多个鳍；第一区域，包括含有多个鳍的第一子集的第一防护区域；以及第二区域，包括含有多个鳍的第二子集的第二防护区域。第一区域具有第一性能特征，并且第二区域具有与第一性能特征不同的第二性能特征。基于第一性能特征，将多个鳍的第一子集凹陷至第一高度，并且基于第二性能特征，将多个鳍的第二子集凹陷至小于第一高度的第二高度。

技术领域

本发明的实施例一般地涉及半导体技术领域，更具体地，涉及集成电路器件鳍、集成电路及其形成方法。

背景技术

半导体集成电路(IC)工业经历了快速增长。在IC演进的过程中，功能密度(即，每芯片面积的互连器件的数量)已经普遍增加，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))已经减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。然而，这种按比例缩小也伴随着设计和制造包含这些IC的器件的复杂性的增加。制造业的平行进步已经允许以精确和可靠的方式来制造越来越复杂的设计。

例如，制造方面的进步已经能够制造三维设计，例如鳍式场效应晶体管(FinFET)。FinFET可以被设想为从衬底凸出并进入栅极的典型平面型器件。示例性FinFET被制造为具有从衬底向上延伸的薄“鳍”(或鳍结构)。FET的沟道区形成在该垂直鳍中，并且栅极设置在鳍的沟道区上方(例如，包裹在鳍的沟道区周围)。在鳍周围包裹栅极增加了沟道区与栅极之间的接触面积，并允许栅极从多个侧面控制沟道。这可以通过多种方式加以利用，并且在一些应用中，FinFET提供减少的短沟道效应、减少的泄露和更高的电流。换句话说，它们可能比平面型器件更快、更小、以及更高效。

发明内容

根据本发明的一方面提供了一种用于形成集成电路的方法，包括：接收衬底，所述衬底包括：多个鳍，在所述衬底的其余部分上方延伸；第一区域，包括第一防护区域，所述第一防护区域包括所述多个鳍的第一子集；以及第二区域，包括第二防护区域，所述第二防护区域包括所述多个鳍的第二子集；其中，所述第一区域具有第一性能特征；以及其中，所述第二区域具有不同于所述第一性能特征的第二性能特征；基于所述第一性能特征，将所述多个鳍的第一子集凹陷至第一高度；以及基于所述第二性能特征，将所述多个鳍的第二子集凹陷至小于所述第一高度的第二高度。

根据本发明的另一方面，提供了一种用于形成集成电路的方法，包括：接收工件，所述工件包括：衬底；硬掩模层，设置在所述衬底上；和图案化层，设置在所述硬掩模层上，使得所述图案化层暴露所述硬掩模层的第一部分和第二部分；蚀刻所述硬掩模层的第一部分和第二部分，使得所述蚀刻对位于所述硬掩模层的第一部分下面的所述衬底的第一部分进行蚀刻，而不显著蚀刻位于所述硬掩模层的第二部分下面的衬底的第二部分；以及蚀刻所述衬底以限定多个鳍，使得邻近所述多个鳍中的鳍的第一沟槽延伸的深度大于邻近所述鳍的第二沟槽的深度。

根据本发明的又一方面，提供了一种集成电路，包括：衬底，所述衬底包括：多个鳍，在所述衬底的其余部分上方延伸；第一区域，具有无鳍的第一保护环区域和设置为邻近所述第一保护环区域的第一防护区域；以及第二区域，具有无鳍的第二保护环区域和设置为邻近所述第二保护环区域的第二防护区域，其中，所述第一防护区域内的衬底的最顶部表面在所述第二防护区域内的衬底的最顶部表面之上延伸。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明。应该注意，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1A和图1B是根据本发明的实施例的制造工件的方法的流程图。

图2至图20是根据本发明的实施例的在制造方法中的各个点处沿着沟道区的工件的截面图。

图21A是根据本发明的实施例的沿着沟道区的工件的放大截面图。