[发明专利]一种移位寄存器、其驱动方法、栅极驱动电路及显示装置

权利要求书

1.一种栅极驱动电路，其特征在于，包括级联的M个移位寄存器；

所述移位寄存器包括：输入模块、复位模块以及输出模块；其中，

所述输入模块的控制端具有至少两个且分别与之一一对应的输入信号端相连，所述输入模块的输出端与第一节点相连；所述输入模块用于在各所述输入信号端的控制下将所述输入信号端提供的输入信号传输至所述第一节点，各所述输入信号端分别加载不同时序的输入信号；

所述复位模块的控制端与复位信号端相连，输入端与参考信号端相连，输出端与所述第一节点相连；所述复位模块用于在所述复位信号端的控制下将所述参考信号端提供的参考信号传输至所述第一节点；

所述输出模块的第一控制端与所述第一节点相连，第二控制端与复位信号端相连，第一输入端与时钟信号端相连，第二输入端与所述参考信号端相连，输出端与输出信号端相连；所述输出模块用于在所述第一节点的控制下将所述时钟信号端提供的时钟信号传输至所述输出信号端，在所述复位信号端的控制下将所述参考信号端提供的参考信号传输至所述输出信号端；其中，

各所述移位寄存器包括N个输入信号端；

第m级的移位寄存器的输出信号端分别与第m+1级至第m+N级的移位寄存器的输入信号端相连；其中，m取值为1到M-N；

第n级的移位寄存器的输出信号端分别与第n-N级的移位寄存器的复位信号端相连；其中，n取值为N+1到M。

2.如权利要求1所述的栅极驱动电路，其特征在于，所述输入模块包括：至少两个第一晶体管；其中，

所述第一晶体管的栅极和源极分别与输入信号端相连，各所述第一晶体管连接加载信号时序不同的输入信号端；

所述第一晶体管的漏极与所述第一节点相连。

3.如权利要求2所述的栅极驱动电路，其特征在于，所述输入模块包括：第一开关晶体管和第二开关晶体管；其中，

所述第一开关晶体管的栅极和源极均与第一输入信号端相连，漏极与所述第一节点相连；

所述第二开关晶体管的栅极和源极均与第二输入信号端相连，漏极与所述第一节点相连；

所述第一输入信号端和所述第二输入信号端加载的输入信号时序之间存在交叠。

4.如权利要求1所述的栅极驱动电路，其特征在于，所述复位模块包括：第二晶体管；其中，

所述第二晶体管的栅极与所述复位信号端相连，源极与所述参考信号端相连，漏极与所述第一节点相连。

5.如权利要求1-4任一项所述的栅极驱动电路，其特征在于，所述输出模块包括：第三晶体管、第四晶体管和电容；其中，

所述第三晶体管的栅极与所述第一节点相连，源极与所述时钟信号端相连，漏极与所述输出信号端相连；

所述第四晶体管的栅极与所述复位信号端相连，源极与所述参考信号端相连，漏极与所述输出信号端相连；

所述电容连接于所述第一节点与所述输出信号端之间。

6.如权利要求1所述的栅极驱动电路，其特征在于，各所述移位寄存器包括两个输入信号端；

每级移位寄存器的输出信号端分别与下一级和下两级的移位寄存器的输入信号端相连；

每级移位寄存器的输出信号端与上两级的移位寄存器的复位信号端相连。

7.如权利要求6所述的栅极驱动电路，其特征在于，第4k+1级的移位寄存器的时钟信号端分别与第一时钟信号线相连，第4k+2级的移位寄存器的时钟信号端分别与第二时钟信号线相连，第4k+3级的移位寄存器的时钟信号端分别与第三时钟信号线相连，第4k+4级的移位寄存器的时钟信号端分别与第四时钟信号线相连；其中，k为整数；

所述第一时钟信号线和第三时钟信号线加载的时钟信号相位相反；所述第二时钟信号线和第四时钟信号线加载的时钟信号相位相反；所述第一时钟信号线和第二时钟信号线加载的时钟信号相位相差π/4。

8.一种显示装置，其特征在于，包括如权利要求1-7任一项所述的栅极驱动电路。

9.一种如权利要求1-7任一项所述的栅极驱动电路的驱动方法，其特征在于，包括输入输出阶段、复位阶段；其中，

在所述输入输出阶段，所述输入模块在各所述输入信号端的控制下将所述输入信号输出给第一节点；所述输出模块在所述第一节点的控制下，将所述时钟信号端的时钟信号传输至所述输出信号端；

在所述复位阶段，所述复位模块在所述复位信号端的控制下将所述参考信号端提供的参考信号传输至所述第一节点；所述输出模块在所述复位信号端的控制下将所述参考信号端提供的参考信号传输至所述输出信号端。