[发明专利]半导体存储器及存储器系统

说明书

实施方式提供一种能提高存储单元中所存储的数据的恢复能力的半导体存储器及存储器系统。实施方式的半导体存储器包含多个第1及第2存储单元、分别连接于多个第1及第2存储单元的多条第1及第2位线、共通连接于多个第1及第2存储单元各者的字线、以及驱动器。若接收第1指令，则执行第1动作。在第1动作中，驱动器对字线：施加多种第1读出电压，施加多种第1读出电压中的一种而对多个第1存储单元进行读出，施加多种第2读出电压，施加多种第2读出电压中的一种而对多个第2存储单元进行读出。

[相关申请]

本申请享有以日本专利申请2018-54534号(申请日：2018年3月22日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及一种半导体存储器及存储器系统。

背景技术

已知有能非易失地存储数据的NAND(Not And，与非)型闪速存储器。

发明内容

[发明要解决的问题]

实施方式提供一种能提高存储单元中所存储的数据的恢复能力的半导体存储器及存储器系统。

实施方式的半导体存储器包含多个第1及第2存储单元、多条第1及第2位线、字线、以及驱动器。多个第1及第2存储单元各自可存储数据。多条第1位线连接于多个第1存储单元。多条第2位线连接于多个第2存储单元。字线共通连接于多个第1及第2存储单元的各者。驱动器对字线施加电压。若接收第1指令，则执行第1动作。在第1动作中，驱动器对字线：施加多种第1读出电压，施加多种第1读出电压中的一种而对多个第1存储单元进行读出，施加多种第2读出电压，施加多种第2读出电压中的一种而对多个第2存储单元进行读出。

附图说明

图1是表示第1实施方式的存储器系统的构成例的框图。

图2是表示第1实施方式中的半导体存储器所具备的存储单元阵列的电路构成的一例的电路图。

图3是表示第1实施方式中的存储单元晶体管的阈值电压的分布的一例的阈值分布图。

图4是表示第1实施方式中的存储单元阵列的平面布局的一例的俯视图。

图5是表示第1实施方式中的存储单元阵列的存储单元区域内的详细平面布局的一例的俯视图。

图6是表示第1实施方式中的存储单元阵列的存储单元区域内的截面构造的一例的剖视图。

图7是表示第1实施方式中的存储单元阵列的引出区域内的截面构造的一例的剖视图。

图8是表示第1实施方式中的半导体存储器所具备的行解码器模块的电路构成的一例的电路图。

图9是表示第1实施方式中的半导体存储器所具备的读出放大器模块的电路构成的一例的电路图。

图10是表示第1实施方式中的读出放大器模块所包含的读出放大器单元的电路构成的一例的电路图。

图11是用来说明第1实施方式的存储器系统中的追踪读取的阈值分布图。

图12是表示第1实施方式的存储器系统的读出动作的一例的流程图。

图13是表示第1实施方式的存储器系统的第1读出中的指令及各配线的信号、以及电压的一例的时序图。

图14是表示第1实施方式的存储器系统的第1读出中的指令及各配线的信号、以及电压的一例的时序图。

图15是表示第1实施方式的存储器系统中的字线的不良发生部位的一例、及字线的阻抗值的变化的一例的示意图。

图16是表示图14所示的不良发生例中的每一个区域的阈值分布的变化的一例的阈值分布图。