[发明专利]半导体装置及电力变换装置

说明书

提供可抑制向其它重要电气特性的不良影响并改善通断特性的半导体装置。半导体基板(70)具有第1导电型的漂移层(1)、第1杂质层(8)、第1发射极区域(10)及第2导电型的基极层(7)。第1杂质层(8)设于漂移层(1)之上，具有比漂移层(1)高的杂质浓度。基极层(7)设于第1杂质层(8)之上。第1发射极区域(10)设于基极层(7)之上。第1杂质层(8)将沟槽(TR)间连接。在半导体基板(70)形成有被栅极绝缘膜覆盖的多个沟槽(TR)。栅极绝缘膜(5)在栅极电极(4)与侧壁面的漂移层(1)之间具有第1厚度(t_sd)，且在栅极电极(4)与底面的漂移层(1)之间具有第2厚度(t_bt)。第2厚度(t_bt)比第1厚度(t_sd)大。

技术领域

本发明涉及半导体装置及电力变换装置，特别涉及电力用半导体装置及使用了该电力用半导体装置的电力变换装置。

背景技术

针对作为应用于电力变换装置的开关装置的绝缘栅双极晶体管(IGBT：InsulatedGate Bipolar Transistor)，要求高耐电压、低电力损耗、以及良好的通断特性。

根据日本特开2005-56912号公报(专利文献1)，作为晶体管的栅极构造公开了沟槽栅极构造。沟槽的侧壁之上的绝缘膜的厚度比沟槽的底部之上的绝缘膜的厚度大。根据上述公报，通过该构造，即使将沟槽形成得深也能够将耐电压维持得高。

日本特开2016-115847号公报(专利文献2)所公开的一个IGBT在形成于n型漂移层的沟槽的底部具有p型埋入区域。另外，该公报所公开的其它IGBT在形成于n型漂移层的彼此相邻的沟槽之间具有p型柱区域。上述p型埋入区域或p型柱区域通过对电场集中进行缓和，从而能够有助于提高耐电压。

IGBT的电力损耗大致分为接通稳态损耗和通断损耗。接通稳态损耗与接通状态下的饱和电压即接通电压成正比。因此，通过对接通电压进行抑制，能够降低接通稳态损耗。在通断动作中，除了通断损耗低之外，还要求通断的高速性、抑制振荡现象及阶跃(snap-off)现象。作为使通断特性提高的方法，已知通过将集电极区域的杂质浓度降低而对集电极侧的载流子浓度进行抑制的方法。但是，载流子浓度的抑制会伴随接通电压上升这一不良影响。如果将漂移层的厚度减小则能够抑制接通电压，但如果考虑到确保耐电压及安全动作区域(SOA：Safety Operating Area)，则将漂移层的厚度过度减小的方法的应用存在极限。

根据日本特开2016-157934号公报(专利文献3)，公开了以实现接通电压的降低并抑制通断控制性的降低为目的的沟槽栅极型IGBT。为了降低接通电压，该IGBT具有载流子存储层。载流子存储层是形成于第1导电型的漂移层之上的第1导电型的高浓度杂质层。载流子存储层具有杂质浓度最高的峰值位置。与上述峰值位置相比，沟槽侧面之上的栅极绝缘膜的厚度在集电极层侧比在沟槽开口部侧大。根据上述公报，在从断开状态转变到接通状态时，即使载流子积蓄在位于载流子存储层附近的沟槽的侧面附近，由于厚的栅极绝缘膜形成于该沟槽的侧面的至少一部分，所以在栅极绝缘膜厚的部分能够抑制栅极电位由于载流子而发生变动，因此能够抑制通断控制性降低。

专利文献1：日本特开2005-56912号公报

专利文献2：日本特开2016-115847号公报

专利文献3：日本特开2016-157934号公报

发明内容