[发明专利]一种面向深度学习可重构处理器的片上互联结构

说明书

一种面向深度学习可重构处理器的片上互联结构，包括NoC片上互联网络和多路复用器；NoC片上互联网络由多个相同节点组成，节点由FIFO模块、头地址寄存器、预路由模块、路由选择模块、请求发生器、仲裁器和交叉开关组成；多路复用器由地址解析器和多路选择器组成；FIFO模块由预取FIFO模块和预留FIFO模块组成；预取FIFO模块与头地址寄存器、请求发生器和交叉开关相连；预留FIFO模块与路由选择模块、仲裁器和交叉开关相连；预路由模块与头地址寄存器、仲裁器和路由选择模块相连；仲裁器与预路由模块、路由选择模块、请求发生器、交叉开关和FIFO模块相连。本发明片上互连网络结构，能够实现数据在运算单元之间的高效传递，减小数据传输延时，降低功耗代价。

技术领域

本发明属于网络装置领域，尤其涉及一种面向深度学习可重构处理器的片上互联结构。

背景技术

人工智能是目前热门的计算机科学之一，作为实现人工智能的主要方式，深度学习也得到了深远的发展，随着网络层数和每层神经元个数的增加，模型的计算复杂度会随着网络规模增大以指数增长。所以深度学习算法的学习速度和运行速度瓶颈越来越依赖于云计算等大规模计算平台。对于深度学习算法的硬件加速，目前通常有三类实现方式——多核CPU、GPU和FPGA，它们的共同特点是可以实现高并行度的计算。然而，现有的硬件实现方式功耗较高，还存在着能量效率(性能/功耗)较低的问题，并不能应用在智能移动终端上，例如智能手机、可穿戴设备或者是自动驾驶汽车等。在此背景下，可重构处理器已经被证明是一种兼具高灵活性和高能量效率的并行计算架构形式，它的优势在于可以根据不同的模型大小来选择合适的资源配置策略，扩大专用处理器使用范围的同时提高处理性能，是多核CPU和FPGA技术进一步发展受到限制的解决途径之一，有可能成为未来实现高效能深度学习SoC的方案之一。

片上互联结构在可重构处理器中的作用如图1，为了满足深度学习算法的多样性和复杂性，可重构处理器的单元阵列规模不断扩大，因此，处理单元之间的片上互联规模变大，结构变复杂。片上互联结构的面积和功耗开销甚至超过了处理单元本身。并且不同可重构处理器之间采用不同的连接方式十分复杂，大致有多路选择器，交叉开关，NoC或者混合模型等。Muhammad等人的混合结构可以在配置信息长度相同的情况下，比多路选择器提高2.87倍的性能。可以看出，单一的连接模式不一定适用于可重构处理器互连结构，混合结构的互联方式可以克服多种结构各自的缺点，更好的适用与特定网络。这也从侧面反映了可重构处理器的互联方式不一定局限于传统的连接方式，针对应用范围应当尽可能的优化，达到加速效果。

发明内容

本发明的目的在于提供一种面向深度学习可重构处理器的片上互联结构，其通过针对深度学习算法中的数据依赖关系，设计高效、低复杂度的片上互连网络结构，实现数据在运算单元之间的高效传递，减小数据传输延时，降低功耗代价。

本发明采用如下技术方案来实现的：

一种面向深度学习可重构处理器的片上互联结构，包括NoC片上互联网络和多路复用器；其中，

NoC片上互联网络由多个相同节点组成，节点由FIFO模块、头地址寄存器、预路由模块、路由选择模块、请求发生器、仲裁器和交叉开关组成；多路复用器由地址解析器和多路选择器组成；FIFO模块由预取FIFO模块和预留FIFO模块组成；预取FIFO模块与头地址寄存器、请求发生器和交叉开关相连；预留FIFO模块与路由选择模块、仲裁器和交叉开关相连；预路由模块与头地址寄存器、仲裁器和路由选择模块相连；仲裁器与预路由模块、路由选择模块、请求发生器、交叉开关和FIFO模块相连。

本发明进一步的改进在于，NoC片上互联网络采用2D-Torus结构，4*4的网络连接了16个节点；每个节点与其东西南北四个方向的节点相连，处于边缘的节点通过物理通道和首尾相连，使得每个节点的拓扑结构相同。