[发明专利]一种非易失性存储器的控制系统

说明书

本发明公开了一种非易失性存储器的控制系统，所述非易失性存储器包括：位线驱动模块；所述控制系统包括：算法状态机和时序处理模块；其中，所述算法状态机用于输出目标序列码；所述时序处理模块用于依据所述目标序列码控制所述位线驱动模块的时序。该控制系统通过算法状态机负责处理算法，并输出目标序列码；通过时序处理模块处理目标序列码，以控制位线驱动模块的时序；算法状态机和时序处理模块的处理过程和通信过程都十分简单，通过对控制系统进行层次化结构的设计极大程度的降低设计复杂度。并且，当需要修改时序时，只需更改算法状态机输出的目标序列码即可，从而提高时序修改的灵活性。

技术领域

本发明涉及存储器控制技术领域，更具体地说，尤其涉及一种非易失性存储器的控制系统。

背景技术

随着科学技术的不断发展，各种各样的存储器已广泛应用于人们的日常生活以及工作中。

通用NAND型闪存存储器作为主流非易失性存储器具备页读取、页编程和块擦除等功能，其内部逻辑需要在字线WL方向和位线BL方向施加特定的时序，从而实现上述功能。但是，随着非易失性存储器本身特征尺寸在不断缩小，以及三维结构的兴起，非易失性存储器所需的时序变得十分复杂。

现有技术中主要采用两种控制方式对非易失性存储器进行控制。

其一：采用有限状态机(Finite-state machine，FSM)的方式，根据输入信号进行命令译码，结合当前所处状态产生所需的时序。但是，由于需要处理的输入信号数据众多，导致有限状态机的逻辑会变得十分复杂，且在设计过程中，由于非易失性存储器或工艺的调整，需要频繁修改有限状态机实现相应的改动，每一次有限状态机代码修改都需要重跑综合、布局布线和静态时序分析等后端流程，会消耗大量的设计时间。即后期改动的时间周期较大。

其二：采用搭载微处理器的方式以实现时序的控制，该微处理器包含输入输出模块、译码模块、ROM模块以及逻辑运算模块，根据输入指令，输出控制各个模块实现特定时序，对于时序调整，只需要单独修改ROM部分代码即可。但是，该微处理器基于高效指令集，无法实现众多输出信号的同步控制，且在非易失性存储器开发流程中加入微处理器的设计，对于CAD支持提出了更高的要求。即资源消耗大且控制不够灵活。

发明内容

为解决上述问题，本发明提供了一种非易失性存储器的控制系统，该控制系统对非易失性存储器所需时序的控制和修改更加灵活。

为实现上述目的，本发明提供如下技术方案：

一种非易失性存储器的控制系统，所述非易失性存储器包括：位线驱动模块；所述控制系统包括：算法状态机和时序处理模块；

其中，所述算法状态机用于输出目标序列码；所述时序处理模块用于依据所述目标序列码控制所述位线驱动模块的时序。

优选的，在上述控制系统中，所述算法状态机还用于输出使能信号，所述使能信号用于控制所述时序处理模块对接收的所述目标序列码进行译码处理，生成所述位线驱动模块的时序。

优选的，在上述控制系统中，所述时序处理模块还用于当对所述目标序列码译码处理完成且对所述位线驱动模块的时序控制完成后，向所述算法状态机返回第一信号，所述第一信号用于表征所述时序处理模块完成对所述位线驱动模块的时序控制。

优选的，在上述控制系统中，所述算法状态机包括第一信号输出端、目标序列码输出端和第一信号接收端；所述时序处理模块包括第二信号接收端、目标序列码接收端和第二信号输出端；

其中，所述第一信号输出端与所述第二信号接收端连接，所述目标序列输出端与所述目标序列接收端连接，所述第一信号接收端与所述第二信号输出端连接；

所述算法状态机通过所述第一信号输出端输出所述使能信号，所述时序处理模块通过所述第二信号接收端接收所述使能信号；