[发明专利]基于高速实时解码平台的并行解码快速排序方法

说明书

本发明公开了一种基于高速解码平台的并行解码图像排序方法，解决了现有技术中并行解码图像序列乱序的问题。实现步骤包括：重新定义系统接收到的码流帧号；给处理器设置标志位数组；构建映射函数将帧号范围缩小：设置图像链表，并设置指导图像有序发送的全局变量；接收端处理器依据其并行解码策略进行码流解码；非接收端处理器依据其并行解码策略进行码流解码；通过标志位数组的下标对图像链表中的节点地址进行排序；处理器依据其图像发送策略发送图像。本发明采用取模映射的方式，减少了并行解码后图像排序时延，能够满足实时性要求，节省了内存空间，可用于实现对JPEG2000图像的实时解码。

技术领域

本发明属于视频和图像处理技术领域，更进一步涉及快速排序方法，具体是一种基于高速实时解码平台的并行解码快速排序方法，可用于多核系统架构下数字设备的视频和图像实时解码显示与传输。

背景技术

伴随着数据传输技术的飞速发展，导致网络的数据带宽越来越大。随之而来的问题是：如何实时处理高速传输的大量数据。普通的单核处理系统已经远远不能满足用户对于大量数据实时处理的需求。基于多核架构的多处理器高速并行处理系统框架正是在这样的背景下产生的。

目前，基于多核架构的多处理器高速并行处理系统的数据处理速度基本能够匹配数据的传输速率，满足实时性要求。但是，由于处理器的核数增加和处理器的个数增加，如何有效的完成多个核，以及多个处理器之间的通信显得尤为重要。另外，由于针对于处理完的数据的大多数后续处理需要保证数据的时间一致性。例如，对于实时高清视频处理系统，乱序的输出数据是无法容忍的。因此，如何快速对处理后的数据进行排序已经成为制约并行系统实时性的关键问题。根据木桶原理，在一个串行实时系统中，决定该系统处理速率的决定性因素是速度最慢的一环。

基于多核架构的多处理器系统，在同一时刻同时有多个核在并行化处理数据。由于各个核的计算能力的差异，导致单核的处理时间有所差异。因此，导致数据处理完成的顺序与该系统接收到的数据顺序不同，从而造成乱序的情况。如果采用传统的排序算法的乱序的数据进行处理，将有以下两个难点：

1.考虑到链表的存储方式能够有效的应对多个链表节点的插入和删除操作，具有灵活性高、对内存空间限制低的优点，传统的基于多核架构的多处理器高速并行处理系统均采用链表的存储方式。对于一个拥有n个核的处理器，使用传统的排序算法，其时间复杂度一般是O(n²)和O(nlogn)。对于一个拥有m个处理器的架构，相当于两层排序架构，其复杂度将大幅度增加。基于传统的排序算法，该系统的排序时间复杂度为O((m*n)²)和O((m*n)log(m*n))。对于一个高要求的实时处理系统，这样的处理效率是很难满足实时性要求的。如果排序过程消耗的时间太长，则内存会因为源源不断的接收数据而被占满。一方面，会导致系统崩溃；另一方面，会导致新来的数据无法接收，进一步会造成数据丢失的情况。如果数据发生了严重的丢失，则会造成系统效率低下，无法满足用户的需求；

2.基于传统排序算法的多核架构的多处理器系统需要为排序算法设置排序空间和缓存空间。排序算法将在排序空间内进行完全排序，等到完全排序结束后，将顺序的数据发送出去。然后再从缓存空间读取数据进行下一轮排序。对于高速处理系统，数据接收速率比较高，短时间内会接受大量数据。如果缓存空间容量太小，新来的数据会覆盖掉缓存空间中原有的数据，造成数据的丢失，从而对数据的后续处理产生不利的影响。相反的，如果缓存空间设置的过大，会造成内存空间的浪费。如何合理的设置缓存空间的容量大小，将是一个比较棘手的问题。另外，对于实时处理系统，如何在保证系统的效率的基础上制定合理的策略，使得从缓存空间中取出的数据为时间上相似的数据也是一个算法设计的难点。

考虑到传统的排序算法的排序过程会引起处理效率低而难以满足实时性要求；以及为排序算法设置合理容量大小的缓存空间有困难，因此传统的排序算法无法满足基于多核架构的多处理器高速并行处理系统在视频和图像实时解码显示与传输处理上的要求。

发明内容